时钟恢复求助，谢谢！
时间：12-12
整理：3721RD
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FPGA点对点单线串行传输（无随路时钟），所传数据为带同步头的串行定长帧且速率已知（100Mbps），希望接收端能够正确接收数据，请问有什么比较常用的时钟恢复算法吗？谢谢！
xilinx有一个
频率太高了，需要FPGA内部的hardcore支持吧
如果类似于12Mbps的fullspeed USB信号,自己写一个DPLL,用48MHz的信号来过采样,一定能够把数据接下来.
100Mbps的信号有点过高了,需要专门的CDR来做时钟恢复.
不用
逻辑可以实现368M的soft serdes