微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 硬件电路设计 > 硬件电路设计讨论 > cadence16.6版本allegro design entry hdl如何生成网表

cadence16.6版本allegro design entry hdl如何生成网表

时间:10-02 整理:3721RD 点击:
网上查询很多资料,都说tools->creat netlist,生成网表.可是界面上 tools下 没有creat netlist选项,  
有个packager utilities->netlist reports,点击后不像 是生成网表文件.
请问如何用allegro design entry hdl生成网表?多谢

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top