数字集成多米诺全加器设计保持管出错？

最近在做多米诺全加器的仿真，前面为N逻辑部分
当加保持管时电平在半摆幅内抖动，基本处于高电平。当把保持管去掉后，逻辑正常，时钟是0.1ghz.ABC输入频率远小于时钟频率。
请问这里问题出在哪里?放电回路时间太短?如何解决?

问题解决了，，主要由于保持管的充电电流大小和放电回路的放电电流大小的问题，如果在放电期间没有放电完全，就会使摆幅受限，所以要做的是让充电回路的充电电流尽可能大！保持管充电回路电流减小。

学习下