混合信号仿真问题
时间：10-02
整理：3721RD
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求教版上筒子们：先用vhdl综合成了一个数字电路A，电源和地都是全局定义的VDD！和VSS！，然后跟模拟电路一起搭成顶层电路，这个VDD！跟模拟电路电源共一个电源(3.6V typical)
在做顶层电路testbench时，激励来自于另一个verilog语言编写的模块B，仿真器定义了其5V的connect rule
仿真时，整个电路只有一个3.6V的电源，除了激励模块B，其余都是MOS管级的，包括数字电路A
那么问题来了，仿真结果显示，数字电路A的输出电压都是5V的，根本不是我之前设置的模拟电源(3.6V)，很明显，全局定义的VDD！跟connect rule的5V混为一起了
请问哪位碰到过这个问题，该怎么解决?谢谢！
在做顶层电路testbench时，激励来自于另一个verilog语言编写的模块B，仿真器定义了其5V的connect rule
仿真时，整个电路只有一个3.6V的电源，除了激励模块B，其余都是MOS管级的，包括数字电路A
那么问题来了，仿真结果显示，数字电路A的输出电压都是5V的，根本不是我之前设置的模拟电源(3.6V)，很明显，全局定义的VDD！跟connect rule的5V混为一起了
请问哪位碰到过这个问题，该怎么解决?谢谢！