请教 如何用verilog实现一个对除数无限制的除法器
时间：10-02
整理：3721RD
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最近做一个模块要算信噪比，但是不知如何实现一个可综合的除法器，算信号能量和噪声能量之商。请教各位大神。
我觉得可以看一些关于除法器的书籍，无非是移位什么的，判断符号的，但是要做到高效，还是有点技术含量的哦
看样子做除法器是很复杂的事情啊~
呵呵 位数不大的话可以用RAM 地址是除数被除数 数据是算好的商