寄存器输出问题

哪位大神能指点一下：我设计一个数字电路，其中有4个寄存器，他们的输入端分别是不同信号，输出端接在一起，通过时钟选择一次只输出一个寄存器的信号，这里就会出现问题了，寄存器的输出都不对了。可能是因为他们的输出端都接在一起的原因。谁能给我说一下可能出问题的地方和原因吗。感激不尽。

先从寄存器内部的门级结构了解寄存器的工作原理，然后再看看如果把他们的输出端接在一起，在门级层次上会发生什么情况

可以确定是输出线接在一起的问题，但我还是想共用输出端口，不知道在每个寄存器的输出端都加上3态门控制端然后在共用输出端，依次选择输出寄存器是输出（理论上这样是行得通不?）。但这样仿真还是有问题，还在找原因。希望指点一下。

简单又不容易出错的方法就是用一个4选1的MUX来进行输出选择

  4个寄存器是我想用来测试的电路，其实我那样做是因为我的电路原本是要选择16个16位的并入并出寄存器依次读出，所以才想把它们的输出端口并联在一起共用。我才开始学设计电路，以前没遇到过这方面的问题，所以想知道控制三态门是否也能实现我想要的结果，或者你有什么可以建议的吗?谢谢。

FF always drive output, there is no hiz state, of course, you can not short them together