异步FIFO的深度设置和读写时钟频率偏差大小是有关？

一只没有弄明白异步FIFO的深度设置和读写时钟频率差有什么关联?
想当然的说，读写频率偏差越大，FIFO的深度是否就应该越深，否则空满判断应该会出问题?
但是没有看到哪个异步FIFO的设计文档中提到读写时钟频率偏差这个问题。
求大牛解惑

去看看cliff cummings关于异步FIFO的经典Paper你就知道了

多谢！是否这样：
1、wclk和rclk快慢问题?wclk快，会相对更早产生full，rclk快，会相对更早产生empty。
2、深度问题?因为full和empty都在各自的时钟下至少有3拍延迟，所有深度余量至少大于等于4。