cadence中用hspiceD仿真的问题

昨天，用cadence自带的仿真器hspiceD仿真一电路，其中用到veriloga子模块，仿真时一直失败，提示如下：

veriloga子模块是在cadence中生成的，前两句是工具自动加的，可是提示有错误：

用spectre仿真时没有任何问题，上网查资料没有结果，小弟先谢大家了。