请教spectreverilog

而且我的端口电压的信息都设置了，我以前搭的电路就能跑，这次verilog代码就不能跑

混合仿真其实不太稳定, 经常会出错
如果对使用funcional的模块已经作了输入输出电平转换特性的定义，
请试试看送给这个模块之前的所有信号作veriloga的buffer处理，

哦，谢谢，我试试

哦，好的，我试一试