关于去耦电容和匹配电阻的问题

我在设计dsp电路板时遇到以下问题：
1、参考的两个原理图中对于芯片电源管脚去耦电容如何确定：
例如：一个电路图用某电源管脚的是0.1uf,1uf,10uf并联，而另一个图中同样的电源管脚其去耦电容是0.1uf,0.1uf，1uf,4.7uf并联；还有些芯片的电源管脚有22uf的电容去耦，而另一张图上同样管脚却没有；还有芯片aic31的电源管脚avdd有10uf的电容去耦，而另一张图上同样管脚却没有；这些去耦电容是如何确定的，谁能讲一讲?是经验还是要计算，或者和pcb的厚度，线宽等有关吗?（我这两个原理图，一个是ti的evm图，一张是另外厂家的开发板原理图，芯片组都一样）
2、匹配阻抗如何计算出的?同样是这两张原理图：
一张上cpu和ddr的匹配电阻是33欧，另一张是10欧；一张上cpu和ddr的某些控制管脚匹配电阻是22欧，另外一张是33欧。这到底是怎么回事，是否和pcb的厚度，层数，线宽等有关?但应该如何计算呢?谁能帮帮我?
3、在pads做的pcb图中，为什么6层板的vcc层，vcc2层看不到不同电压被分割成不同区域，gnd层也看不到大块铺铜?[localimg=126,150]1[/localimg][localimg=126,150]2[/localimg]

帮顶了

1:不同的电源方案，不同的PCB都会有所不同的。
2：请确认CPU和DDR是否都是相同的。
3：PADS上需要多少不同的电源，如果没有必要分割电源，又何必非要分割呢。

关于电源去耦的说明：
http://www.sig007.com/bsjt/124.html
termination resistor的问题，
还是要看一下cpu 和ram 的spec 比较靠铺。

学习中。

去耦电容配置跟整个电源系统有关。如果电源和地处理得好，系统纹波小的话，局部地方电容少点没关系。不过一般需加一个0.1uF。如果是高频系统的话，还需要100pF-1000pF的电容并联。如果电源脚离电源远（DC/DC 或LDO输出）则最好加个大电容。10uF或22uF有时候没有什么区别。电源稳性OK的话，容量小的电容也可以的。

学习中

针对电源去耦合设计，可以采用CADENCE 的PI功能进行仿真
而串阻是否需要以及需要多大，也可以采用CADENCE的SI进行仿真。但前提需要芯片厂家的IBIS模型来进行。

谢谢分享！

帮顶！

可以先估算一下,然后再用实验验证参数.

如果是用反激变压器进行变换供能，即使用线性稳压源供能，同样也要考虑开关频率和谐波频率，除了这些外还需要考虑数字电路的传输频率带来的影响，如果有功率器件，还要考虑功率开关频率，同时也要考虑大小电容的放置位置，顺序等要素，（因为即使是贴片电容，不同容值的电容其滤波带宽也是不一样的），总体说来需要考虑稳定还有纹波大小。

小编给出的条件比较模糊，这个要具体条件具体分析