PLL是否可以减小时钟jitter ？

如果一个时钟经过一个时钟器件（buffer+PLL），这个器件的时钟输出相对时钟输入是否可以减小一些jitter ?
有实际项目，和芯片制作的哥们给些建议。
简单的说就是同一指标RMS值，输入是10ps,而经过PLL输入变成5ps了。

一般PLL对输入时钟jitter的传递函数表现为高通特性，即PLL能trace低频jitter.
如果jitter的频率小于PLL的3dB带宽，则PLL能有效降低输出的jitter.
对于buffer+PLL，一般应该是用在时钟分配系统，输入时钟的jitter有很大一部分是由于时钟电路电源引起的低频PJ,PLL对此类jitter有一定的去处功能。

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多谢SIPIEMC的朋友。
你是做芯片的，对这方面有一些培训文档吗?

看看PCI-E、XAUI或其他高速串行标准吧，都有讲道

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多谢，我主要在时钟方案上，其实就是DPLL+APLL的方案，主要是在选择上没找到合适的集成芯片，都是独立才能保证精度，自己担心APLL用器件做参数不好调！

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一般带PLL的时钟驱动器会增大jitter，如果输出时钟还要经过倍频，就不要用PLL了，直接用buffer。

ding ding ding

来学写了

pll直会增加吧，除非时钟的jitter都是高频的