关于晶振分频输出提供ADC时钟的精度

现在设计一个AD转换电路。要求测试在不同时钟频率下的ADC性能。于是，我准备采用晶振输出时钟接74ls93的分频器，得到2，4，8，16分频的时钟，加原来的时钟一共5个，再接一个8选一选择器，每次选通一个作为ADC的时钟。
问题是：经过分频器和选择器，会不会影响到原来时钟的精度。对于ADC时钟的选择，如果这样处理是否可行?哪位有过类似经验的可以提供给我参考阿

   时钟链路上的任何有源器件都会影响时钟的抖动性能，具体能否满足要求，要看ADC对时钟性能的要求