求教有关带隙基准的相关问题

各位N人，小弟最近在设计一个带隙基准电路，要求是在不采用修调技术的前提下，工作电源电压1.5V~3.6V，全温度全工艺角下误差正负10mV，而且要保证流片后不同芯片的的基准输出偏差不得超过设计值20mV。
主要是最后一个要求，一般的工艺晶体管本身在corner下就有10mV左右偏差，而且最主要的误差是运放的失调，一般运放的失调都几个mV，再乘以一个电阻比例系数就会很大了，还没有考虑电阻和其它的适配，所以请高人指点啊，有什么办法或有什么结构可以解决这个问题，望大家踊跃发言啊，多多交流，谢谢啦。

you can add chopper/DEM to aveage the mismatch error！

seems no specs on power consumption and area, and then increase them.. BTW, chopper might be good, but then you need cap for filtering and need clock.

补充一下啊，由于系统整体要求，不可能在我的基准电路中采用加入时钟对运放进行存储消除失调或是斩波，还有没有其它办法能够有效减小失调呢，要尽量控制在3~5mV以内。

如果能估计激光修调的公司要倒闭了。

运放的面积和增益作大些，能把运放的失调控制在1mV以内，这样最后的输出的失调可以在10mV以内。
代价是面积和建立时间。
还有啊，失调10mV是3西格玛还是2西格玛?2西格玛就好作了。

六楼说的3西格玛和2西格玛是什么意思啊，麻烦解释一下，另外我现在用的是普通二级运放，增益在100dB以上，输入对管面积也足够大了，但失调还是几个mV，如果想改善是要换其它结构的放大起么，给点建议，谢谢啦。

，人家说的是3δ或2δ，统计分布，百分比的问题.....增益高低和运放失调没有任何关系，失调只和面积、工艺、版图布局相关。

感觉相当困难，如果没有修调、还不用自调零技术能做到这个指标，那该省多少版图面积啊