请问 VHDL 语言有可能涵盖模拟电路设计？

VHDL 语言本身并没有将自己限定为仅仅用于数字系统的设计. 但是为何至今没有听说 VHDL 对模拟电路设计的支持.
这究竟是因为模拟系统太过复杂以致于难以用 HDL 语言描述, 还是因为业界认为根本就没有必要发展用于模拟电路的 HDL 语言啊?

涵盖应该不可能，

好像不太可能.

现在肯定不行，未来还是可以的，毕竟VHDL/Verilog正在往这方面发展，这方面的组织目前正在制定相应的标准，只是不成熟罢了

现在不行

似乎不行.

以后会，谁有这方面的信息，share一下