求教有关于全数字锁相环的问题

我的毕设课题是利用全数字锁相环实现基于SATA的时钟恢复的实现，要求实现的速度是1.5Gbps，可是查阅现有论文，均有类似于全数字锁相环所实现的时钟恢复，其工作速度只能在几百兆左右
想请问高手，为什么全数字锁相环实现时钟恢复速率做不上去?
不胜感激
另：基于时钟产生的已经由我同学利用全数字锁相环实现了1.5GBPS的扩频时钟信号的产生

！
个人了解到情况是基本都做到接收芯片的内部；对于输出端也就是通过输入一个基频（可能是同步输出），自己倍频上去的。
如果你外部倍频，那么以为着你的输出可能是1.25G，2.5G，或是更高的10G，通过走线到接受芯片（走线引入jitter和skew比较大），作为数据采样的时钟。：那么请问，你的这个采样时钟和你采样数据如果实现同步，进行采样，如果你要做同步，不如在芯片内部做算了。
对于时钟恢复的理论，你可以参考 CDR的设计理论！