各大著名公司最新电子工程师-面试题(2)
时间：10-02
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电子类面试25题
1 什么是Setup 和Holdup时间？
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信
号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间，
见图1。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现
metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时
间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
图1 建立时间和保持时间示意图
2什么是竞争与冒险现象？怎样判断？如何消除？
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一
致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
3 用d触发器实现2倍分频的逻辑电路？
verilog描述：
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = out;
assign clk_o = out;
endmodule
图形描述：
4 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不
用oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。
5 什么是同步逻辑和异步逻辑？
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接
口、所存器/缓冲器）。
7 你知道那些常用逻辑电平？ttl与COMS电平可以直接互连吗？
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间
，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要
在输出端口加一上拉电阻接到5V或者12V。
8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有
哪
些？
PAL，PLD，cpld，fpga。
9 试用VHDL或VERILOG、ABLE描述485528-1-1.html" target="_blank" class="relatedlink">8位D触发器逻辑。
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
10 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包
括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？电源的稳定，
电容的选取，以及布局的大小。
11 用逻辑门和cmos电路实现ab+cd
12 用一个二选一mux和一个inv实现异或
13 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Delay < period - setup - hold
14 如何解决亚稳态
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入
亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的
电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且
这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
15 用verilog/vhdl写一个fifo控制器包括空，满，半满信号。
16 用verilog/vddl检测stream中的特定字符串分状态用状态机写。
17 用mos管搭出一个二输入与非门。
18 集成电路前段设计流程，写出相关的工具。
19 名词IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
20 unix 命令cp -r, rm,uname
21 用波形表示D触发器的功能
22 写异步D触发器的verilog module
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
23 What is PC Chipset？
芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为
北桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA
/PCI/AGP插槽、ECC纠错等支持。南桥芯片则提供对KBC（键盘控制器）、RTC（实时时钟
控制器）、USB（通用串行总线）、Ultra DMA/33(66)EIDE数据传输方式和ACPI（高级能
源管理）等的支持。其中北桥芯片起着主导性的作用，也称为主桥（Host Bridge）。
除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel的
8xx系列芯片组就是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB
直接接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。
24 用传输门和反向器搭一个边沿触发器
25 画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱
EE面试题
一、模拟电路设计
基础知识(笔试时候容易遇到的题目)
1.最基本的如三极管曲线特性(太低极了点)
2.基本放大电路（电压放大器，电流放大器，互导放大器和互阻放大器），种类，优
缺点，特别是广泛采用差分结构的原因
3.反馈之类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈），如：
负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线
性和非线性失真，有效地扩展放大器的通频带，自动调节作用）
4.频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法
5.锁相环电路组成，振荡器（比如用D触发器如何搭）
6.A/D电路组成、工作原理
如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。
太底层的MOS管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公
式推导太罗索，除非面试出题的是个老学究。
IC设计的话需要熟悉的软件: Cadence, Synopsys, Avant，UNIX当然也要大概会操作
。
实际工作所需要的一些技术知识(面试容易问到)
如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针
对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类
的词也别用太多了），这个东西各个人就不一样了，不好说什么了。
二、数字电路设计
当然必问Verilog/VHDL，如设计计数器；
逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优
点），全加器等等；
比如：设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数
1.画出fsm（有限状态机）；
2.用verilog编程，语法要符合fpga设计的要求；
系统方面：如果简历上还说做过cpu之类，就会问到诸如cpu如何工作，流水线之类的
问题。
三、单片机、dsp、FPGA、嵌入式方面（从没碰过，就大概知道几个名字胡扯几句，欢迎
拍砖，也欢迎牛人帮忙补充）
如单片机中断几个/类型，编中断程序注意什么问题；
DSP的结构（哈佛结构）；
嵌入式处理器类型(如ARM)，操作系统种类（vxworks,ucos,winCE,linux），操作系统方
面偏CS方向了，在CS篇里面讲了；
四、信号系统基础
拉氏变换与Z变换公式等类似东西，随便翻翻书把
如.h(n)=-a*h(n-1)+b*δ(n)
a.求h(n)的z变换；
b.问该系统是否为稳定系统；
c.写出FIR数字滤波器的差分方程；
以往各种笔试题举例：
利用4选1实现F(x,y,z)=xz+yz'
用mos管搭出一个二输入与非门。 用传输门和倒向器搭一个边沿触发器
用运算放大器组成一个10倍的放大器
微波电路的匹配电阻。
名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BI
OS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散傅立叶
变换）或者是中文的，比如：a.量化误差 b.直方图 c.白平衡
共同的注意点
1.一般情况下，面试官主要根据你的简历提问，所以一定要对自己负责，把简历上的东
西搞明白；
2.个别招聘针对性特别强，就招目前他们确的方向的人，这种情况下，就要投其所好，
尽量介绍其所关心的东西。
3.其实技术面试并不难，但是由于很多东西都忘掉了，才觉得有些难。所以最好在面试
前把该看的书看看。
4.虽然说技术面试是实力的较量与体现，但是不可否认，由于不用面试官/公司所专领域
及爱好不同，也有面试也有很大的偶然性，需要冷静对待。不能因为被拒，就否认自己
或责骂公司。
5.面试时要take it easy，对越是自己钟情的公司越要这样。
Infineon笔试试题
1.画出Cmos晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转
移特性。
2.画出NOT,nand,NOR的符号，真值表，还有transistor level的电路。
3.给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点
的 rise/fall时间。
4.给出一个简单的由多个NOT,NAND,NOR组成的原理图根据输入波形画出各点波形。
5.给出多个mos管组成的电路求5个点的电压
6.给出单管DRAM的原理图(西电版《数字电子技术基础》（作者杨颂华、冯毛官）205页
图9－14b），问你有什么办法提高refresh time，总共有5个问题，记不起来了（降低温
度，增大电容存储容量）
7.编一个简单的求n!的程序
8.sketch 连续正弦信号和连续矩形波(都有图)的傅立叶变换
若干题目
1。集成电路设计前端流程及工具。
先介绍下IC开发流程：
1.）代码输入（design input)
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码
语言输入工具：SUMMIT VISUALHDL
MENTOR RENIOR
图形输入: composer(cadence);
viewlogic (viewdraw)
2.）电路仿真（circuit simulation)
将vhd代码进行先前逻辑仿真，验证功能描述是否正确
数字电路仿真工具：
Verolog： CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim
1 什么是Setup 和Holdup时间？
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信
号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间，
见图1。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现
metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时
间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
图1 建立时间和保持时间示意图
2什么是竞争与冒险现象？怎样判断？如何消除？
在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一
致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。
解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。
3 用d触发器实现2倍分频的逻辑电路？
verilog描述：
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = out;
assign clk_o = out;
endmodule
图形描述：
4 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不
用oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。
5 什么是同步逻辑和异步逻辑？
同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
6 请画出微机接口电路中，典型的输入设备与微机接口逻辑示意图（数据接口、控制接
口、所存器/缓冲器）。
7 你知道那些常用逻辑电平？ttl与COMS电平可以直接互连吗？
常用逻辑电平：12V，5V，3.3V；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间
，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要
在输出端口加一上拉电阻接到5V或者12V。
8 可编程逻辑器件在现代电子设计中越来越重要，请问：你所知道的可编程逻辑器件有
哪
些？
PAL，PLD，cpld，fpga。
9 试用VHDL或VERILOG、ABLE描述485528-1-1.html" target="_blank" class="relatedlink">8位D触发器逻辑。
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
10 设想你将设计完成一个电子电路方案。请简述用EDA软件（如PROTEL）进行设计（包
括原理图和PCB图）到调试出样机的整个过程。在各环节应注意哪些问题？电源的稳定，
电容的选取，以及布局的大小。
11 用逻辑门和cmos电路实现ab+cd
12 用一个二选一mux和一个inv实现异或
13 给了reg的setup,hold时间，求中间组合逻辑的delay范围。
Delay < period - setup - hold
14 如何解决亚稳态
亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入
亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的
电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且
这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
15 用verilog/vhdl写一个fifo控制器包括空，满，半满信号。
16 用verilog/vddl检测stream中的特定字符串分状态用状态机写。
17 用mos管搭出一个二输入与非门。
18 集成电路前段设计流程，写出相关的工具。
19 名词IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
20 unix 命令cp -r, rm,uname
21 用波形表示D触发器的功能
22 写异步D触发器的verilog module
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
23 What is PC Chipset？
芯片组（Chipset）是主板的核心组成部分，按照在主板上的排列位置的不同，通常分为
北桥芯片和南桥芯片。北桥芯片提供对CPU的类型和主频、内存的类型和最大容量、ISA
/PCI/AGP插槽、ECC纠错等支持。南桥芯片则提供对KBC（键盘控制器）、RTC（实时时钟
控制器）、USB（通用串行总线）、Ultra DMA/33(66)EIDE数据传输方式和ACPI（高级能
源管理）等的支持。其中北桥芯片起着主导性的作用，也称为主桥（Host Bridge）。
除了最通用的南北桥结构外，目前芯片组正向更高级的加速集线架构发展，Intel的
8xx系列芯片组就是这类芯片组的代表，它将一些子系统如IDE接口、音效、MODEM和USB
直接接入主芯片，能够提供比PCI总线宽一倍的带宽，达到了266MB/s。
24 用传输门和反向器搭一个边沿触发器
25 画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱
EE面试题
一、模拟电路设计
基础知识(笔试时候容易遇到的题目)
1.最基本的如三极管曲线特性(太低极了点)
2.基本放大电路（电压放大器，电流放大器，互导放大器和互阻放大器），种类，优
缺点，特别是广泛采用差分结构的原因
3.反馈之类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈），如：
负反馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线
性和非线性失真，有效地扩展放大器的通频带，自动调节作用）
4.频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法
5.锁相环电路组成，振荡器（比如用D触发器如何搭）
6.A/D电路组成、工作原理
如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。
太底层的MOS管物理特性感觉一般不大会作为笔试面试题，因为全是微电子物理，公
式推导太罗索，除非面试出题的是个老学究。
IC设计的话需要熟悉的软件: Cadence, Synopsys, Avant，UNIX当然也要大概会操作
。
实际工作所需要的一些技术知识(面试容易问到)
如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针
对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类
的词也别用太多了），这个东西各个人就不一样了，不好说什么了。
二、数字电路设计
当然必问Verilog/VHDL，如设计计数器；
逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优
点），全加器等等；
比如：设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱数
1.画出fsm（有限状态机）；
2.用verilog编程，语法要符合fpga设计的要求；
系统方面：如果简历上还说做过cpu之类，就会问到诸如cpu如何工作，流水线之类的
问题。
三、单片机、dsp、FPGA、嵌入式方面（从没碰过，就大概知道几个名字胡扯几句，欢迎
拍砖，也欢迎牛人帮忙补充）
如单片机中断几个/类型，编中断程序注意什么问题；
DSP的结构（哈佛结构）；
嵌入式处理器类型(如ARM)，操作系统种类（vxworks,ucos,winCE,linux），操作系统方
面偏CS方向了，在CS篇里面讲了；
四、信号系统基础
拉氏变换与Z变换公式等类似东西，随便翻翻书把
如.h(n)=-a*h(n-1)+b*δ(n)
a.求h(n)的z变换；
b.问该系统是否为稳定系统；
c.写出FIR数字滤波器的差分方程；
以往各种笔试题举例：
利用4选1实现F(x,y,z)=xz+yz'
用mos管搭出一个二输入与非门。 用传输门和倒向器搭一个边沿触发器
用运算放大器组成一个10倍的放大器
微波电路的匹配电阻。
名词解释，无聊的外文缩写罢了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BI
OS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器)，FIR IIR DFT(离散傅立叶
变换）或者是中文的，比如：a.量化误差 b.直方图 c.白平衡
共同的注意点
1.一般情况下，面试官主要根据你的简历提问，所以一定要对自己负责，把简历上的东
西搞明白；
2.个别招聘针对性特别强，就招目前他们确的方向的人，这种情况下，就要投其所好，
尽量介绍其所关心的东西。
3.其实技术面试并不难，但是由于很多东西都忘掉了，才觉得有些难。所以最好在面试
前把该看的书看看。
4.虽然说技术面试是实力的较量与体现，但是不可否认，由于不用面试官/公司所专领域
及爱好不同，也有面试也有很大的偶然性，需要冷静对待。不能因为被拒，就否认自己
或责骂公司。
5.面试时要take it easy，对越是自己钟情的公司越要这样。
Infineon笔试试题
1.画出Cmos晶体管的CROSS-OVER图（应该是纵剖面图），给出所有可能的传输特性和转
移特性。
2.画出NOT,nand,NOR的符号，真值表，还有transistor level的电路。
3.给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点
的 rise/fall时间。
4.给出一个简单的由多个NOT,NAND,NOR组成的原理图根据输入波形画出各点波形。
5.给出多个mos管组成的电路求5个点的电压
6.给出单管DRAM的原理图(西电版《数字电子技术基础》（作者杨颂华、冯毛官）205页
图9－14b），问你有什么办法提高refresh time，总共有5个问题，记不起来了（降低温
度，增大电容存储容量）
7.编一个简单的求n!的程序
8.sketch 连续正弦信号和连续矩形波(都有图)的傅立叶变换
若干题目
1。集成电路设计前端流程及工具。
先介绍下IC开发流程：
1.）代码输入（design input)
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码
语言输入工具：SUMMIT VISUALHDL
MENTOR RENIOR
图形输入: composer(cadence);
viewlogic (viewdraw)
2.）电路仿真（circuit simulation)
将vhd代码进行先前逻辑仿真，验证功能描述是否正确
数字电路仿真工具：
Verolog： CADENCE Verolig-XL
SYNOPSYS VCS
MENTOR Modle-sim
VHDL : CADENCE NC-vhdl
SYNOPSYS VSS
MENTOR Modle-sim