3D集成电路将如何同时实现？（转）
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3D集成电路将如何同时实现？作者：Philip Garrou Microelectronic Consultants of North Carolina Research Triangle Park, N.C. 2009-03-03 点击:1660
三维集成电路的第一代商业应用，CMOS图像传感器和叠层存储器，将在完整的基础设施建立之前就开始。在第一部分，我们将回顾三维集成背后强大的推动因素以及支撑该技术的基础设施的现状，而在第二部分（下期），我们将探索一下三维集成电路技术的商业化。
不论是在需要考虑栅极和互连延迟的器件级别，还是在需要考虑带宽和时序问题的系统级别，都无法避免一场正在发生的完美风暴，它要求业界在如何实现微电子功能方面做出转变。影响这一转变的关键因素包括国际半导体技术蓝图（ITRS）的推迟，以及由难于集成多孔低k材料所带来的铜和低k线尺寸持续缩减的问题。与此同时，高达50%的功耗用在芯片的互连线上，即使对于65 nm工艺节点的铜互连线来说，引线电阻和寄生电容也已经成为问题。
最早认识到这些问题是在2001年，当时IEEE院士Saraswat、Rief和Meindl预测，“芯片互连恐怕会使半导体工业的历史发展减速或者止步……”，并提出应该探索电路的3D集成技术。
2007年9月，半导体工业协会（SIA）宣称：“在未来大约10-15年内，缩小晶体管尺寸的能力将受到物理极限的限制”，因此3D集成的需求变得更加明显。全新的器件结构，比如碳纳米管、自旋电子或者分子开关等，在10-15年内还不能准备好。5新型组装方法，如3D集成技术再次被提了出来。
存储器速度滞后问题是3D集成的另一个推动因素，众所周知，相对于处理器速度，存储器存取速度的发展较慢，导致处理器在等待存储器获取数据的过程中被拖延。在多核处理器中，这一问题更加严重，可能需要将存储器与处理器直接键合在一起。
3D IC集成技术的拯救
2005年2月，当《ICs Going Vertical》发表时，几乎没有读者认识到发生在3D IC集成中的技术进步，他们认为该技术只是叠层和引线键合，是一种后端封装技术。
今天，3D集成被定义为一种系统级集成结构，在这一结构中，多层平面器件被堆叠起来，并经由穿透硅通孔（TSV）在Z方向连接起来（图1）。
为制造这样的叠层结构，已经开发了很多工艺，下面所列的正是其中的关键技术：
■ TSV制作：Z轴互连是穿透衬底（硅或者其他半导体材料）而且相互电隔离的连接，TSV的尺寸取决于在单层上需要的数据获取带宽；
■层减薄技术：初步应用需减薄到大约7550μm，而在将来需减薄到约251μm；
■ 对准和键合技术：或者芯片与晶圆（D2W）之间，或者晶圆与晶圆（W2W）之间。
通过插入TSV、减薄和键合，3D IC集成可以省去很大一部分封装和互连工艺。然而，目前还未完全明确，这些在整个制造工艺中需要集成在什么位置。似乎对于TSV工艺，可以在IC制造和减薄过程中，经由IDM或晶圆厂获得，而键合可以由IDM实现，也可以在封装操作中由外部的半导体组装和测试提供商（OSATS）实现，但这有可能在技术成熟时发生变化。
在将来很有可能发生的是，3D IC集成技术会从IC制造与封装之间的发展路线发生交叠时开始。
3D工艺选择
TSV可以在IC制造过程中制作（先制作通孔，via first），也可以在IC制造完成之后制作（后制作通孔，via last）。在前一种情况下，前道互连（FEOL）型TSV是在IC布线工艺开始之前制作的，而后道互连（BEOL）型TSV则是在金属布线工艺过程中在IC制造厂中实现的。
FEOL型通孔是在所有CMOS工艺开始之前在空白的硅晶圆上制造实现的（图2）。使用的导电材料必须可以承受后续工艺的热冲击（通常高于1000℃），因而只能选用多晶硅材料。在BEOL过程中制造的TSV可以使用金属钨或铜，而且在通常情况下，制作流程处于整个集成电路工艺的早期，以保证TSV不会占据宝贵的互连布线资源。在FEOL和BEOL两种情况下，TSV都必须设计进IC布线之中。
TSV也可以在CMOS器件制造完成之后制作。在键合工艺之前完成，或者在键合工艺之后完成。由于CMOS器件已经制作完成，因此在通孔形成时晶圆不需要再经受高温处理，所以可以使用铜导电材料。很明显，制作这些通孔的空白区域需要在设计芯片时就予以考虑。
如果可以选择，无论是FEOL还是BEOL方案，只要是在晶圆代工厂制作TSV，都是相对简单的选择。BEOL互连层是一个拥有不同介质和金属层的复杂混合体。刻蚀穿透这些层很困难，而且是由不同产品具体决定的。在完整的IC制造之后通过刻蚀穿透BEOL层来制作TSV会阻碍布线通道，增加布线复杂性并增加芯片尺寸，可能会需要一个额外的布线层。既然诸如TSMC（中国台湾省台北）和特许（新加坡）等晶圆厂已宣称他们有意向量产化TSV制造，那么在IC制造工艺中制作通孔将成为一个更切实可行的选择。
减薄
大多数3D IC工艺中，单个IC的厚度都远低于75 μm。减薄器件晶圆有两种选择（图3）。在工艺A中，晶圆2以正面朝下的方式直接与IC叠层键合在一起。该晶圆接着被减薄到所需厚度，可能将TSV的背端露出。背面工艺顺序刻蚀出通孔（如果没在晶圆加工厂中实现的话），并制作出背面I/O焊盘。这样的叠层减薄也可以使用已知良好芯片（KGD）而非整个晶圆，以正面朝下的方式与芯片叠层键合。
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在工艺B中，晶圆首先粘在一个临时承载晶圆上，通常是硅晶圆或者玻璃晶圆，之后进行减薄和背面工艺。IC晶圆以正面朝向承载晶圆的方式被粘合，因而必须在后面以正面朝上的方式与3D IC叠层键合在一起。由于晶圆与承载晶圆的临时键合是通过有机胶完成的，后续的工艺步骤需要限制在该有机胶稳定的温度范围内。
在减薄和最终的背面工艺完成之后，器件晶圆可与叠层进行对准和键合，之后与承载晶圆分离（晶圆到晶圆键合），或者器件晶圆经由承载晶圆直接释放到划片框的划片胶带上，KGD可以进行后续操作。
对像存储器这样单片成品率高、芯片尺寸一致的晶圆来说，W2W是最合适的。D2W键合则是用于单片成品率低和/或芯片尺寸不同的晶圆。由于D2W键合之后就无法继续利用整片晶圆进行低成本加工的特性，因此何时完成D2W组装非常关键。
形成通孔
目前“钻蚀”TSV的技术主要有两种，一种是干法刻蚀或称博世刻蚀，另一种是激光烧蚀（表1）。博世工艺十多年为mems工业而开发，快速地在去除硅的SF6等离子刻蚀和实现侧壁钝化的C4F8等离子沉积步骤之间循环切换。通过图4可以看出，在过去几年里，刻蚀速度稳步提高。
对于激光技术的重大进展，三星（韩国，首尔）已经在存储器叠层中采用了这一技术。大多数最新数据都来自于Xsil（爱尔兰，都柏林）的Alexey Rodin及其同事。作为一种不需掩膜的工艺，激光加工避免了光刻胶涂布、光刻曝光、显影和去胶等工艺步骤。然而，未来当TSV尺寸降到10μm以下时，激光钻孔是否可以进一步缩小，目前来看还存在一些问题。
通孔绝缘
通常氧化物（SiO2）绝缘层可以使用硅烷（SiH4）或TEOS通过CVD工艺沉积获得。如果TSV在芯片制造之后进行绝缘和填充，则需要小心选择沉积温度。为获得具有合适密度的功能性绝缘层，典型的TEOS沉积温度在275-350℃范围。
诸如CMOS图像传感器和存储器等应用，则要求更低的沉积温度。Alcatel（近期刚被Tegal收购，加州Petaluma）和其他的一些设备制造商最近开发了这类低温氧化物沉积技术。IMEC （比利时鲁汶）曾报道使用Parylene前驱体，可以在室温下进行沉积，可作为TSV的高效有机绝缘层。
阻挡层、种子层和填镀
阻挡层、种子层和电镀技术的性能取决于通孔的尺寸和深宽比（AR）。不管是从制作盲孔方面考虑，还是从填孔方面考虑，清楚不同通孔尺寸下所需的深宽比要求非常重要。大多拥有成本（CoO）模型显示，通孔制作和通孔填充是3D集成的主要成本障碍，但这明显取决于通孔尺寸、节距和深宽比。尽管设备供应商和材料供应商正在努力研究10:1到20:1的深宽比，但在短期内，这样的深宽比将在何种应用中使用尚不明确。
Amkor（亚利桑那州Chandler）的研究显示，使用较薄的电路层，结合较小尺寸的通孔，可以实现较低的CoO，因为这些深宽比较低的通孔对应制造成本较低（图5）。
随着3D技术的演化以及应用中通孔尺寸和节距的缩小，叠层中每层的厚度也很有可能会减小。截至目前的测试表明，即使将硅片厚度减到5μm以下，电路性能也不会恶化。因此，很有可能的是，可制造性而非电学性能将成为未来的限制因素。此外，当考虑先通孔或后通孔方案时，厚度变得很重要。后者在硅刻蚀开始之前，需要先额外刻蚀厚度超过6 μm的后道介质层。对于薄硅层来说，这将对刻蚀的深宽比造成很大影响。
诸如CMOS图像传感器、存储器、逻辑电路上存储器之类3D应用，在未来2-3代内都不会需要使用大于5的深宽比。在TSV尺寸降到约1μm甚至更小之前，我们将不会看到深宽比达到10-20范围。
铜通孔中，TiN粘附/阻挡层和铜种子层都通过溅射来沉积。然而，要实现高深宽比（AR>4:1）的台阶覆盖，传统的PVD直流磁控技术效果并不令人满意。基于离子化金属等离子体（IMP）的PVD技术可实现侧壁和通孔底部铜种子层的均匀沉积。由于沉积原子的方向性以及从通孔底部到侧壁溅射材料过程中离子轰击的使用，IMP提供更好的台阶覆盖性和阻挡层/种子层均匀性。
三维集成电路的第一代商业应用，CMOS图像传感器和叠层存储器，将在完整的基础设施建立之前就开始。在第一部分，我们将回顾三维集成背后强大的推动因素以及支撑该技术的基础设施的现状，而在第二部分（下期），我们将探索一下三维集成电路技术的商业化。
不论是在需要考虑栅极和互连延迟的器件级别，还是在需要考虑带宽和时序问题的系统级别，都无法避免一场正在发生的完美风暴，它要求业界在如何实现微电子功能方面做出转变。影响这一转变的关键因素包括国际半导体技术蓝图（ITRS）的推迟，以及由难于集成多孔低k材料所带来的铜和低k线尺寸持续缩减的问题。与此同时，高达50%的功耗用在芯片的互连线上，即使对于65 nm工艺节点的铜互连线来说，引线电阻和寄生电容也已经成为问题。
最早认识到这些问题是在2001年，当时IEEE院士Saraswat、Rief和Meindl预测，“芯片互连恐怕会使半导体工业的历史发展减速或者止步……”，并提出应该探索电路的3D集成技术。
2007年9月，半导体工业协会（SIA）宣称：“在未来大约10-15年内，缩小晶体管尺寸的能力将受到物理极限的限制”，因此3D集成的需求变得更加明显。全新的器件结构，比如碳纳米管、自旋电子或者分子开关等，在10-15年内还不能准备好。5新型组装方法，如3D集成技术再次被提了出来。
存储器速度滞后问题是3D集成的另一个推动因素，众所周知，相对于处理器速度，存储器存取速度的发展较慢，导致处理器在等待存储器获取数据的过程中被拖延。在多核处理器中，这一问题更加严重，可能需要将存储器与处理器直接键合在一起。
3D IC集成技术的拯救
2005年2月，当《ICs Going Vertical》发表时，几乎没有读者认识到发生在3D IC集成中的技术进步，他们认为该技术只是叠层和引线键合，是一种后端封装技术。
今天，3D集成被定义为一种系统级集成结构，在这一结构中，多层平面器件被堆叠起来，并经由穿透硅通孔（TSV）在Z方向连接起来（图1）。
为制造这样的叠层结构，已经开发了很多工艺，下面所列的正是其中的关键技术：
■ TSV制作：Z轴互连是穿透衬底（硅或者其他半导体材料）而且相互电隔离的连接，TSV的尺寸取决于在单层上需要的数据获取带宽；
■层减薄技术：初步应用需减薄到大约7550μm，而在将来需减薄到约251μm；
■ 对准和键合技术：或者芯片与晶圆（D2W）之间，或者晶圆与晶圆（W2W）之间。
通过插入TSV、减薄和键合，3D IC集成可以省去很大一部分封装和互连工艺。然而，目前还未完全明确，这些在整个制造工艺中需要集成在什么位置。似乎对于TSV工艺，可以在IC制造和减薄过程中，经由IDM或晶圆厂获得，而键合可以由IDM实现，也可以在封装操作中由外部的半导体组装和测试提供商（OSATS）实现，但这有可能在技术成熟时发生变化。
在将来很有可能发生的是，3D IC集成技术会从IC制造与封装之间的发展路线发生交叠时开始。
3D工艺选择
TSV可以在IC制造过程中制作（先制作通孔，via first），也可以在IC制造完成之后制作（后制作通孔，via last）。在前一种情况下，前道互连（FEOL）型TSV是在IC布线工艺开始之前制作的，而后道互连（BEOL）型TSV则是在金属布线工艺过程中在IC制造厂中实现的。
FEOL型通孔是在所有CMOS工艺开始之前在空白的硅晶圆上制造实现的（图2）。使用的导电材料必须可以承受后续工艺的热冲击（通常高于1000℃），因而只能选用多晶硅材料。在BEOL过程中制造的TSV可以使用金属钨或铜，而且在通常情况下，制作流程处于整个集成电路工艺的早期，以保证TSV不会占据宝贵的互连布线资源。在FEOL和BEOL两种情况下，TSV都必须设计进IC布线之中。
TSV也可以在CMOS器件制造完成之后制作。在键合工艺之前完成，或者在键合工艺之后完成。由于CMOS器件已经制作完成，因此在通孔形成时晶圆不需要再经受高温处理，所以可以使用铜导电材料。很明显，制作这些通孔的空白区域需要在设计芯片时就予以考虑。
如果可以选择，无论是FEOL还是BEOL方案，只要是在晶圆代工厂制作TSV，都是相对简单的选择。BEOL互连层是一个拥有不同介质和金属层的复杂混合体。刻蚀穿透这些层很困难，而且是由不同产品具体决定的。在完整的IC制造之后通过刻蚀穿透BEOL层来制作TSV会阻碍布线通道，增加布线复杂性并增加芯片尺寸，可能会需要一个额外的布线层。既然诸如TSMC（中国台湾省台北）和特许（新加坡）等晶圆厂已宣称他们有意向量产化TSV制造，那么在IC制造工艺中制作通孔将成为一个更切实可行的选择。
减薄
大多数3D IC工艺中，单个IC的厚度都远低于75 μm。减薄器件晶圆有两种选择（图3）。在工艺A中，晶圆2以正面朝下的方式直接与IC叠层键合在一起。该晶圆接着被减薄到所需厚度，可能将TSV的背端露出。背面工艺顺序刻蚀出通孔（如果没在晶圆加工厂中实现的话），并制作出背面I/O焊盘。这样的叠层减薄也可以使用已知良好芯片（KGD）而非整个晶圆，以正面朝下的方式与芯片叠层键合。
[size=+0]
在工艺B中，晶圆首先粘在一个临时承载晶圆上，通常是硅晶圆或者玻璃晶圆，之后进行减薄和背面工艺。IC晶圆以正面朝向承载晶圆的方式被粘合，因而必须在后面以正面朝上的方式与3D IC叠层键合在一起。由于晶圆与承载晶圆的临时键合是通过有机胶完成的，后续的工艺步骤需要限制在该有机胶稳定的温度范围内。
在减薄和最终的背面工艺完成之后，器件晶圆可与叠层进行对准和键合，之后与承载晶圆分离（晶圆到晶圆键合），或者器件晶圆经由承载晶圆直接释放到划片框的划片胶带上，KGD可以进行后续操作。
对像存储器这样单片成品率高、芯片尺寸一致的晶圆来说，W2W是最合适的。D2W键合则是用于单片成品率低和/或芯片尺寸不同的晶圆。由于D2W键合之后就无法继续利用整片晶圆进行低成本加工的特性，因此何时完成D2W组装非常关键。
形成通孔
目前“钻蚀”TSV的技术主要有两种，一种是干法刻蚀或称博世刻蚀，另一种是激光烧蚀（表1）。博世工艺十多年为mems工业而开发，快速地在去除硅的SF6等离子刻蚀和实现侧壁钝化的C4F8等离子沉积步骤之间循环切换。通过图4可以看出，在过去几年里，刻蚀速度稳步提高。
对于激光技术的重大进展，三星（韩国，首尔）已经在存储器叠层中采用了这一技术。大多数最新数据都来自于Xsil（爱尔兰，都柏林）的Alexey Rodin及其同事。作为一种不需掩膜的工艺，激光加工避免了光刻胶涂布、光刻曝光、显影和去胶等工艺步骤。然而，未来当TSV尺寸降到10μm以下时，激光钻孔是否可以进一步缩小，目前来看还存在一些问题。
通孔绝缘
通常氧化物（SiO2）绝缘层可以使用硅烷（SiH4）或TEOS通过CVD工艺沉积获得。如果TSV在芯片制造之后进行绝缘和填充，则需要小心选择沉积温度。为获得具有合适密度的功能性绝缘层，典型的TEOS沉积温度在275-350℃范围。
诸如CMOS图像传感器和存储器等应用，则要求更低的沉积温度。Alcatel（近期刚被Tegal收购，加州Petaluma）和其他的一些设备制造商最近开发了这类低温氧化物沉积技术。IMEC （比利时鲁汶）曾报道使用Parylene前驱体，可以在室温下进行沉积，可作为TSV的高效有机绝缘层。
阻挡层、种子层和填镀
阻挡层、种子层和电镀技术的性能取决于通孔的尺寸和深宽比（AR）。不管是从制作盲孔方面考虑，还是从填孔方面考虑，清楚不同通孔尺寸下所需的深宽比要求非常重要。大多拥有成本（CoO）模型显示，通孔制作和通孔填充是3D集成的主要成本障碍，但这明显取决于通孔尺寸、节距和深宽比。尽管设备供应商和材料供应商正在努力研究10:1到20:1的深宽比，但在短期内，这样的深宽比将在何种应用中使用尚不明确。
Amkor（亚利桑那州Chandler）的研究显示，使用较薄的电路层，结合较小尺寸的通孔，可以实现较低的CoO，因为这些深宽比较低的通孔对应制造成本较低（图5）。
随着3D技术的演化以及应用中通孔尺寸和节距的缩小，叠层中每层的厚度也很有可能会减小。截至目前的测试表明，即使将硅片厚度减到5μm以下，电路性能也不会恶化。因此，很有可能的是，可制造性而非电学性能将成为未来的限制因素。此外，当考虑先通孔或后通孔方案时，厚度变得很重要。后者在硅刻蚀开始之前，需要先额外刻蚀厚度超过6 μm的后道介质层。对于薄硅层来说，这将对刻蚀的深宽比造成很大影响。
诸如CMOS图像传感器、存储器、逻辑电路上存储器之类3D应用，在未来2-3代内都不会需要使用大于5的深宽比。在TSV尺寸降到约1μm甚至更小之前，我们将不会看到深宽比达到10-20范围。
铜通孔中，TiN粘附/阻挡层和铜种子层都通过溅射来沉积。然而，要实现高深宽比（AR>4:1）的台阶覆盖，传统的PVD直流磁控技术效果并不令人满意。基于离子化金属等离子体（IMP）的PVD技术可实现侧壁和通孔底部铜种子层的均匀沉积。由于沉积原子的方向性以及从通孔底部到侧壁溅射材料过程中离子轰击的使用，IMP提供更好的台阶覆盖性和阻挡层/种子层均匀性。