全方位学习模数转换器(ADC)
ADC不同类型数字输出深解
在当今的模数转换器(ADC)领域，ADC制造商主要采用三类数字输出。这三种输出分别是：互补金属氧化物半导体(CMOS)、低压差分信号(LVDS)和电流模式逻辑(CML)。每类输出均基于采样速率、分辨率、输出数据速率和功耗要求，根据其工作方式和在ADC设计中的典型应用方式进行了论述。本文将讨论如何实现这些接口，以及各类输出的实际应用，并探讨选择和使用不同输出时需要注意的事项。此外还会给出关于如何处理这些输出的一般指南，并讨论各类输出的优劣。
基本知识
使用数字接口时，无论何种数字输出，都有一些相同的规则和事项需要考虑。首先，为实现最佳端接，接收器(FPGA或ASIC)端最好使用真正的电阻终端。接收器端的反射可能会破坏系统的时序预算。使用CMOS和LVDS输出时，如果系统中有多个ADC，不要使用来自某个ADC的DCO(数据时钟输出)，否则可能导致时序错误以及接收器不适当地捕捉数据。在两个ADC之间需要保持精确时序的I/Q系统中，这点尤其要注意。即使两个ADC位于同一封装中，也需要针对各ADC使用适当的DCO输出，从而保持精确的时序关系。另一个需要注意的重要参数是数据格式。必须确保ADC和接收器采用同一数据格式(二进制补码或偏移二进制)。此外，数据转换速度也很重要。随着数据速率提高，接收器能够正确捕捉数据的距离减小，原因是互连和电缆带宽限制，以及由此引起的符码间干扰等问题。这些只是为什么必须将互连视作传输线路的其中几个原因。以这种方式处理互连并了解传输线路的特性很重要。当数据速率提高时，以这种方式了解互连变得更加重要。必须确保导线尺寸正确，并且信号层与返回层之间的间距适当。此外还必须选择具有稳定介电特性的电路板材料，使得走线特性在整个互连长度上的波动尽可能小。理想情况下，传输线路可以传播到无穷远处，但在实际应用中，这显然是不可能的。集肤效应、电介质损耗和辐射损耗等因素全都会影响传输线路参数，降低信号质量。因此，必须以正确的物理参数适当设计传输线路，并且确保发送器与接收器的阻抗匹配。这样做能够节省电能，并将最高质量的信号传输给接收器。
关于CMOS，我们所需要了解的
使用CMOS输出时，有多个方面需要考虑。首先考虑逻辑电平的典型开关速度(约1V/ns)、输出负载(每个门约10pF)和充电电流(每路输出约10mA)。应当采用尽可能小的容性负载，使充电电流最小。这可以利用尽可能短的走线仅驱动一个门来实现，最好没有任何过孔。此外还可以利用阻尼电阻来尽量降低充电电流。之所以必须将这些电流降至最小，是因为它们会迅速叠加。例如，一个四通道14位ADC的瞬态电流可能高达14 x 4 x 10 mA = 560 mA！串联阻尼电阻有助于抑制如此大的瞬态电流，降低输出瞬态效应产生的噪声，从而防止输出在ADC中造成额外的噪声和失真。
图1. 带阻尼电阻的CMOS输出驱动器。
阻尼电阻和容性负载的时间常数应小于输出数据速率周期的大约10%。例如，如果使用采样速率为80 MSPS的ADC，各CMOS输出端的容性负载为10 pF，则时间常数应为12.5 ns的大约10%，即1.25 ns。因此，阻尼电阻R可以设置为100Ω，这个阻值很容易获得，并且满足时间常数条件。选择更大的R值可能会降低输出数据建立时间性能，并干扰接收器端正常的数据捕捉。ADC CMOS输出端的容性负载只能是单门负载，无论如何都不应直接连接到高噪声数据总线。要连接到数据总线，应使用一个中间缓冲寄存器，从而将ADC CMOS输出端的负载降至最低。随着CMOS输出的数据速率提高，瞬态电流也会增大，导致更高的功耗。CML的优点是：因为数据的串行化，所以对于给定的分辨率，它需要的输出对数少于LVDS和CMOS驱动器。JESD204B接口规范所说明的CML驱动器还有一个额外的优势，因为当采样速率提高并提升输出线路速率时，该规范要求降低峰峰值电压水平。
ADC设计挑战：从高性能转向低功耗
新的应用需求不断推动模拟技术的发展：性能越来越高，集成度不断提高。ADC产品作为模拟IC的重要成员，在符合上述发展的趋势下，还存在自身的特点。
当使用“巧克力”手机时，不用按键只用轻触那泛着深红色光的区域，你是否知道电容感应技术改变了你的体验;当看到那小小的骑车机器人“村田顽童”可以前进、倒退、爬坡并且停而不倒时，你是否知道其中使用了多种传感器以检测各个方向的倾斜角度和探测道路状况;当你惊叹残疾人可以自如地控制假肢完成复杂动作时，你是否知道与假肢相连的探测器可以检测人体肌肉的最细微运动从而实现对假肢的控制;也许你并没有留意到用手机通话时显示屏会自动关闭以便降低功耗，这是手机检测到显示屏被物体(例如耳朵)遮住时的操作……所有这些都表明：用户体验推动半导体和技术创新的进步，并在同时对模拟IC的性能提出更高要求。
同时，电子器件的集成度越来越高，例如AD9271在单一芯片上集成了一个完整的8通道超声接收器，其中的一个通道就包含低噪声放大器(LNA)、可变增益放大器(VGA)、抗混叠滤波器(AAF)和12位 ADC。虽然集成是大趋势，但是还需要考虑成本，客户需要，技术要求，工艺发展等诸多因素。ADI大中国区资深业务经理周文胜说，“当性能指标要求特别高时，采用集成的方案并不明智;市场上需要什么样的芯片，芯片供应商就应该为实现这个系统去做一些相应的设计，ADI的‘智能分割’概念就是强调哪些功能模块应该集成，哪些功能模块要分开放，最终使设计达到最符合客户的要求，也符合技术要求。把所有的芯片集成在一起，当工艺都一样时，整体BOM可以降低;但当各芯片工艺不一样时，如果硬要把它们集成在一起可能会造成整个BOM上升。”
模数转换器(ADC)作为模拟IC的一种，也同样顺应上述模拟IC的发展趋势，但是它还遵循自身发展的规律。从最初的11位分辨率、50 kSps采样速率和500 W功耗的SAR型ADC到现在的16位分辨率、1MSps采样速率并且仅7 mW功耗的ADC AD7980， ADC的性能已经取得了巨大进步。现有ADC存在7种结构：falsh, half-flash, folding, SAR, pipelined, sigma-delta和未知结构。其中piplined和未知结构具有最佳的整体性能，所以它们非常适合例如无线收发器应用和军用等高性能要求的应用;SAR ADC具有最宽的采样速率，虽然它不是最快的，但由于低成本和低功耗使其很受欢迎。Sigma-delta ADC具有最高的分辨率，但是采样速度较低，从kSps到MSps;而flash ADC由于其并行结构具有最高采样速率可达GSps，但是由于非线性使其分辨率限制在8位以内。
在进行ADC性能比较时通常使用品质因数：P=2B×fs和F=(2B×fs)/Pdiss，其中B是SNR比特数，fs是采样速率diss是功耗。文献1认为，在开发高功率效率的ADC设计上取得了显著进步，但是，ADC的分辨率和速度的乘积P在1993年~1999年的6年中几乎没有进步。文献[2]针对4家主要IC制造商(ADI, Maxim, NS和TI)的ADC产品的3个通用性能指标(采样速率、分辨率和功耗)分析后认为：上述P并不是恒定的，而是在低采样速率下部分P有一些改善;在高采样速率下部分P有一定降低(见图1)。
Sigma-delta和flash转换器是上述7中结构中仅有的F随时间降低的两种结构。这两种ADC针对特定要求，只有较窄的应用范围，它们都需要牺牲更多的功耗用于实现更高性能，这导致了F的降低。余下的SAR, pipelined等5种结构满足速度和分辨率的中等应用要求，因而能获得更高的F。二十多年来，ADC技术的发展一直被新应用推动，从而促进P的增加。虽然UWB，OFDM和雷达系统等应用推动ADC性能极限发展，ADC设计的主要挑战已经从性能扩展转向降低功耗，这一挑战在移动通信和SDR应用中尤为突出。
ADC输入转换器电路分析ADC输入转换器电路分析
许多高精度模/数转换器的输入范围要求介于0.0V至5.0V之间。例如，MAX1402 (18位多通道Σ-Δ ADC)测量两个输入之间的差值。典型的单端应用中，该ADC将输入电压与固定的基准电压(例如2.500V)进行比较：ADCIN = 0V时，数字输出代表0V – 2.5V = -2.5V;ADCIN = 2.5V时，输出代表2.5V – 2.5V = 0V;而ADCIN = 5V时，输出则表示为5V – 2.5V = 2.5V。由此，数字输出范围对应于0V至5V的ADCIN为±2.5V。
图1电路能够将±10.5V输入信号转换到MAX1402 ADC的输入量程(0V至5V)。ADC的两个通道(本案中的IN1和IN2)配置为全差分或高精度单端测量。R1、R2电阻分压器对输入进行变换，同时采用3.28V为输入提供偏压。当输入接地时，ADC输入以2.5V为中心(VIN = 0V时，ADC数字输出为0)。元件的精度保证了ADC的16位精度。
图1. 本电路使输入范围为0V至5V (单端或差分)的ADC能够处理±10.5V的输入范围。
配置MAX1402为差分测量方式，可测量IN1和IN2之间的电压差。这些输入可接受±10.5V输入电压，而内部可编程增益放大器(PGA)用于提高小信号分辨率。例如，4倍增益可使ADC测量±2.625V输入信号时达到16位分辨率。
单端测量可以将输入配置为两个独立通道，并将其与IN6的2.50V基准电压进行比较。如需更高精度，可以将ADC配置为差分输入，其中一个通道作为地电位检测输入。
可以改变电阻分压器比例以适应不同的输入范围，但需要采用相同比例为电路提供偏压。例如，5:1的比例对应±15.0V的输入范围和3.00V偏压。校准系统时，只需将输入接地，并把输入接到已知电压，然后记录输出值即可。可以采用这两个值计算每个输入范围的偏压和增益系数。
ADC输入阻抗信号链设计总结
了解转换器阻抗是信号链设计的一个重要内容。总之，若非真正需要，为什么要浪费大笔资金去购买昂贵的测试设备，或者费力去测量阻抗?不如使用数据手册提供的RC并联组合阻抗并稍加简单计算，这种获取转换器阻抗曲线的方法更快捷、更轻松。
还应注意，工艺电阻容差可高达±20%。即使费尽辛苦去测量任何器件的输入或输出阻抗，也只能获取一个数据点(当然，除非测量多个批次的许多器件随温度和电源电压变化的情况)。请使用数据手册中的仿真R||C值，它提供了关于特征阻抗与频率关系的足够信息，由此可以设计出正常工作的信号链。
如何提高ADC性能ADC性能提高的建议
虽然ADC看起来非常简单，但它们必须正确使用才能获得最优的性能。ADC具有与简单模拟放大器相同的性能限制，比如有限增益、偏置电压、共模输入电压限制和谐波失真等。ADC的采样特性需要我们更多地考虑时钟抖动和混叠。以下一些指南有助于工程师在设计中充分发挥ADC的全部性能。
模拟输入
要认真对待ADC的模拟输入信号，尽量使它保持干净，“无用输入”通常会导致“数字化的无用输出”。模拟信号路径应远离任何快速开关的数字信号线，以防止噪声从这些数字信号线耦合进模拟路径。
虽然简化框图给出的是单端模拟输入，但在高性能ADC上经常使用差分模拟输入。差分驱动ADC可以提供更强的共模噪声抑制性能，由于有更小的片上信号摆幅，因此一般也能获得更好的交流性能。差分驱动一般使用差分放大器或变压器实现。变压器可以提供比放大器更好的性能，因为有源放大器会带来影响总体性能的额外噪声源。但是，如果需要处理的信号含有直流成份，具有隔直流特性的变压器就不能用。在设计预驱动电路时必须考虑驱动放大器的噪声和线性性能。需要注意的是，因为高性能ADC通常有非常高的输入带宽，因此在ADC输入引脚处直接滤波可以减少混入基带的宽带噪声数量。
参考输入
参考输入应看作是另一个模拟输入，必须尽可能保持干净。参考电压(VREF)上的任何噪声与模拟信号上的噪声是没有区别的。一般ADC的数据手册上会规定要求的去耦电容。这些电容应放置在离ADC最近的地方。为了节省电路板面积，PCB设计师有时会将去耦电容放在PCB的背面，这种情况应尽可能避免，因为过孔的电感会降低高频时电容的去耦性能。VREF通常用来设置ADC的满刻度范围，因此减小VREF电压值会减小ADC的LSB值，使得ADC对系统噪声更加敏感(1V满刻度10位ADC的LSB值等于1V/210=1mV)。
图1：典型的模数转换器功能框图
时钟输入
根据具体的应用，数字时钟输入可能与模拟输入具有同等的重要性。ADC中有两大噪声源：一个是由输入信号的量化引起的(正比于ADC中的位数)，另一个是由时钟抖动引起的(在错误时间点采样输入信号)。根据以下公式，在非过采样ADC应用中量化噪声将限制最大可能的信噪比(SNR)值。
其中，N为ADC的位数、SNR为信噪比。
从直观感觉这是有意义的：每增加一位，ADC编码的总数量就会增加一倍，量化不确定性可降低一半(6dB)。因此理论上一个10位ADC可以提供61.96dB的SNR。根据以下等式，采样时钟上的任何抖动都会进一步降低SNR：
其中，SNRj是受抖动限制的SNR，fa是模拟输入频率，tj是时钟抖动的均方根(rms)值。
用抖动等于8ps的采样时钟数字化70MHz的模拟信号，可以得到接近49dB SNR的有限抖动，相当于将10位ADC的性能降低到了约8位。时钟抖动必须小于2ps才能取得等效于10位ADC的SNR。还有许多影响SNR的二阶因素，但上述等式是非常好的一阶接近函数。差分时钟常用来减小抖动。
电源输入
大多数ADC有分离的电源输入，一个用于模拟电路，一个用于数字电路。推荐在尽量靠近ADC的位置使用足够多的去耦电容。尽量减少PCB的过孔数量，并减小从ADC电源引脚到去耦电容的走线长度，从而使ADC和电容之间的电感为最小。就像参考电压去耦一样，电路板设计师为了节省电路板面积有时会把去耦电容放在芯片下方PCB板的背面，基于同样的理由，这种情况也应避免。ADC数据手册一般会提供推荐的去耦方案。为了达到特定的性能，电源和地经常会采用专门的PCB层实现。
数字输出
ADC开关数字信号输出会产生瞬时噪声，并向后耦合到ADC中敏感的模拟电路部分，从而引发故障。缩短输出走线长度以减小ADC驱动的电容负载有助于减小这一影响，在ADC输出端放置串行电阻也可以降低输出电流尖峰。ADC数据手册通常对此也有一些设计建议。
以上我们介绍了什么是ADC,ADC的技术参数指标及误区，并为大家详述了如何提高ADC性能的一些建议。下面我们将继续介绍ADC的一些具体设计中的问题，ADC输入噪声利弊分析、ADC输入转换器电路分析、ADC输入阻抗信号链设计等知识。详述了ADC的设计挑战，如何从高性能转向低功耗，也对ADC的不同类型数字输出进行了深解。
ADC输入噪声利弊分析
多数情况下，输入噪声越低越好，但在某些情况下，输入噪声实际上有助于实现更高的分辨率。这似乎毫无道理，不过继续阅读本指南，就会明白为什么有些噪声是好的噪声。
折合到输入端噪声(代码跃迁噪声)
实际的ADC在许多方面与理想的ADC有偏差。折合到输入端的噪声肯定不是理想情况下会出现的，它对ADC整体传递函数的影响如图1所示。随着模拟输入电压提高，"理想"ADC(如图1A所示)保持恒定的输出代码，直至达到跃迁区，此时输出代码即刻跳变为下一个值，并且保持该值，直至达到下一个跃迁区。理论上，理想ADC的"代码跃迁"噪声为0,跃迁区宽度也等于0.实际的ADC具有一定量的代码跃迁噪声，因此跃迁区宽度取决于折合到输入端噪声的量(如图1B所示)。图1B显示的情况是代码跃迁噪声的宽度约为1个LSB(最低有效位)峰峰值。
图1:代码跃迁噪声(折合到输入端噪声)及其对ADC传递函数的影响
由于电阻噪声和"kT/C"噪声，所有ADC内部电路都会产生一定量的均方根(RMS)噪声。即使是直流输入信号，此噪声也存在，它是代码跃迁噪声存在的原因。如今通常把代码跃迁噪声称为"折合到输入端噪声",而不是直接使用"代码跃迁噪声"这一说法。折合到输入端噪声通常用ADC输入为直流值时的若干输出样本的直方图来表征。大多数高速或高分辨率ADC的输出为一系列以直流输入标称值为中心的代码(见图2)。为了测量其值，ADC的输入端接地或连接到一个深度去耦的电压源，然后采集大量输出样本并将其表示为直方图(有时也称为"接地输入"直方图)。由于噪声大致呈高斯分布，因此可以计算直方图的标准差σ ,它对应于有效输入均方根噪声。参考文献1详细说明了如何根据直方图数据计算σ值。该均方根噪声虽然可以表示为以ADC满量程输入范围为基准的均方根电压，但惯例是用LSB rms来表示。
图2:折合到输入端噪声对ADC"接地输入端"直方图的影响(ADC具有少量DNL)
虽然ADC固有的微分非线性(DNL)可能会导致其噪声分布与理想的高斯分布有细微的偏差(图2示例中显示了部分DNL)，但它至少大致呈高斯分布。如果DNL比较大，则应计算多个不同直流输入电压的 值，然后求平均值。例如，如果代码分布具有较大且独特的峰值和谷值，则表明ADC设计不佳，或者更有可能的是PCB布局布线错误、接地不良、电源去耦不当(见图3)。当直流输入扫过ADC输入电压范围时，如果分布宽度急剧变化，这也表明存在问题。
多种ADC的分析比较多种ADC的分析比较
A/D转换技术
现在的软件无线电、数字图像采集都需要有高速的A/D采样保证有效性和精度，一般的测控系统也希望在精度上有所突破，人类数字化的浪潮推动了A/D转换器不断变革，而A/D转换器是人类实现数字化的先锋。
逐次逼近型、积分型、压频变换型等，主要应用于中速或较低速、中等精度的数据采集和智能仪器中。分级型和流水线型ADC主要应用于高速情况下的瞬态信号处理、快速波形存储与记录、高速数据采集、视频信号量化及高速数字通讯技术等领域。此外，采用脉动型和折叠型等结构的高速ADC，可应用于广播卫星中的基带解调等方面。∑-Δ型ADC主应用于高精度数据采集特别是数字音响系统、多媒体、地震勘探仪器、声纳等电子测量领域。下面对各种类型的ADC作简要介绍。
1.逐次逼近型ADC
逐次逼近型ADC应用非常广泛的模/数转换方法，它包括1个比较器、1个数模转换器、1个逐次逼近寄存器(SAR)和1个逻辑控制单元。它是将采样输入信号与已知电压不断进行比较，1个时钟周期完成1位转换，N位转换需要N个时钟周期，转换完成，输出二进制数。这一类型ADC的分辨率和采样速率是相互矛盾的，分辨率低时采样速率较高，要提高分辨率，采样速率就会受到限制。
优点：分辨率低于12位时，价格较低，采样速率可达1MSPS;与其它ADC相比，功耗相当低。
缺点：在高于14位分辨率情况下，价格较高;传感器产生的信号在进行模/数转换之前需要进行调理，包括增益级和滤波，这样会明显增加成本。
2.积分型ADC
积分型ADC又称为双斜率或多斜率ADC，它的应用也比较广泛。它由1个带有输入切换开关的模拟积分器、1个比较器和1个计数单元构成，通过两次积分将输入的模拟电压转换成与其平均值成正比的时间间隔。与此同时，在此时间间隔内利用计数器对时钟脉冲进行计数，从而实现A/D转换。
积分型ADC两次积分的时间都是利用同一个时钟发生器和计数器来确定，因此所得到的D表达式与时钟频率无关，其转换精度只取决于参考电压VR。此外，由于输入端采用了积分器，所以对交流噪声的干扰有很强的抑制能力。能够抑制高频噪声和固定的低频干扰(如50Hz或60Hz)，适合在嘈杂的工业环境中使用。这类ADC主要应用于低速、精密测量等领域，如数字电压表。
优点：分辨率高，可达22位;功耗低、成本低。
缺点：转换速率低，转换速率在12位时为100～300SPS。
3.并行比较A/D转换器
并行比较ADC主要特点是速度快，它是所有的A/D转换器中速度最快的，现代发展的高速ADC大多采用这种结构，采样速率能达到1GSPS以上。但受到功率和体积的限制，并行比较ADC的分辨率难以做的很高。
这种结构的ADC所有位的转换同时完成，其转换时间主取决于比较器的开关速度、编码器的传输时间延迟等。增加输出代码对转换时间的影响较小，但随着分辨率的提高，需要高密度的模拟设计以实现转换所必需的数量很大的精密分压电阻和比较器电路。输出数字增加一位，精密电阻数量就要增加一倍，比较器也近似增加一倍。
并行比较ADC的分辨率受管芯尺寸、输入电容、功率等限制。结果重复的并联比较器如果精度不匹配，还会造成静态误差，如会使输入失调电压增大。同时，这一类型的ADC由于比较器的亚稳压、编码气泡，还会产生离散的、不精确的输出，即所谓的“火花码”。
优点：模/数转换速度最高。
缺点：分辨率不高，功耗大，成本高。
4.压频变换型ADC
压频变换型ADC是间接型ADC，它先将输入模拟信号的电压转换成频率与其成正比的脉冲信号，然后在固定的时间间隔内对此脉冲信号进行计数，计数结果即为正比于输入模拟电压信号的数字量。从理论上讲，这种ADC的分辨率可以无限增加，只要采用时间长到满足输出频率分辨率要求的累积脉冲个数的宽度即可。
优点：精度高、价格较低、功耗较低。
缺点：类似于积分型ADC，其转换速率受到限制，12位时为100～300SPS。
5.∑-Δ型ADC
∑-Δ转换器又称为过采样转换器，它采用增量编码方式即根据前一量值与后一量值的差值的大小来进行量化编码。∑-Δ型ADC包括模拟∑-Δ调制器和数字抽取滤波器。∑-Δ调制器主要完成信号抽样及增量编码，它给数字抽取滤波器提供增量编码即∑-Δ码;数字抽取滤波器完成对∑-Δ码的抽取滤波，把增量编码转换成高分辨率的线性脉冲编码调制的数字信号。因此抽取滤波器实际上相当于一个码型变换器。
优点：分辨率较高，高达24位;转换速率高，高于积分型和压频变换型ADC;价格低;内部利用高倍频过采样技术，实现了数字滤波，降低了对传感器信号进行滤波的要求。
缺点：高速∑-△型ADC的价格较高;在转换速率相同的条件下，比积分型和逐次逼近型ADC的功耗高。
6.流水线型ADC
流水线结构ADC，又称为子区式ADC，它是一种高效和强大的模数转换器。它能够提供高速、高分辨率的模数转换，并且具有令人满意的低功率消耗和很小的芯片尺寸;经过合理的设计，还可以提供优异的动态特性。
流水线型ADC由若干级级联电路组成，每一级包括一个采样/保持放大器、一个低分辨率的ADC和DAC以及一个求和电路，其中求和电路还包括可提供增益的级间放大器。快速精确的n位转换器分成两段以上的子区(流水线)来完成。首级电路的采样/保持器对输入信号取样后先由一个m位分辨率粗A/D转换器对输入进行量化，接着用一个至少n位精度的乘积型数模转换器(MDAC)产生一个对应于量化结果的模/拟电平并送至求和电路，求和电路从输入信号中扣除此模拟电平。并将差值精确放大某一固定增益后关交下一级电路处理。经过各级这样的处理后，最后由一个较高精度的K位细A/D转换器对残余信号进行转换。将上述各级粗、细A/D的输出组合起来即构成高精度的n位输出。
优点：有良好的线性和低失调;可以同时对多个采样进行处理，有较高的信号处理速度，典型的为Tconv<100ns;低功率;高精度;高分辨率;可以简化电路。
缺点：基准电路和偏置结构过于复杂;输入信号需要经过特殊处理，以便穿过数级电路造成流水延迟;对锁存定时的要求严格;对电路工艺要求很高，电路板上设计得不合理会影响增益的线性、失调及其它参数。
目前，这种新型的ADC结构主要应用于对THD和SFDR及其它频域特性要求较高的通讯系统，对噪声、带宽和瞬态相应速度等时域特性要求较高的CCD成像系统，对时域和频域参数都要求较高的数据采集系统。
确定A/D转换器件在确定设计方案后，首先需要明确A/D转换的需要的指标要求，包括数据精度、采样速率、信号范围等等。
1.确定A/D转换器的位数在选择A/D器件之前，需要明确设计所要达到的精度。精度是反映转换器的实际输出接近理想输出的精确程度的物理量。在转化过程中，由于存在量化误差和系统误差，精度会有所损失。其中量化误差对于精度的影响是可计算的，它主要决定于A/D转换器件的位数。A/D转换器件的位数可以用分辨率来表示。一般把8位以下的A/D转换器称为低分辨率ADC，9~12位称为中分辨率ADC，13位以上为高分辨率。A/D器件的位数越高，分辨率越高，量化误差越小，能达到的精度越高。理论上可以通过增加A/D器件的位数，无止境提高系统的精度。但事实并非如此，由于A/D前端的电路也会有误差，它也同样制约着系统的精度。
比如，用A/D采集传感器提供的信号，传感器的精度会制约A/D采样的精度，经A/D采集后信号的精度不可能超过传感器输出信号的精度。设计时应当综合考虑系统需要的精度以及前端信号的精度。
2.选择A/D转换器的转换速率在不同的应用场合，对转换速率的要求是不同的，在相同的场合，精度要求不同，采样速率也会不同。采样速率主要由采样定理决定。确定了应用场合，就可以根据采集信号对象的特性，利用采样定理计算采样速率。如果采用数字滤波技术，还必须进行过采样，提高采样速率。
3.判断是否需要采样/保持器采样/保持器主要用于稳定信号量，实现平顶抽样。对于高频信号的采集，采样/保持器是非常必要的。如果采集直流或者低频信号，可以不需要采样保持器。
4.选择合适的量程模拟信号的动态范围较大，有时还有可能出现负电压。在选择时，待测信号的动态范围最好在A/D器件的量程范围内。以减少额外的硬件付出。
5.选择合适的线形度在A/D采集过程中，线形度越高越好。但是线形度越高，器件的价格也越高。当然，也可以通过软件补偿来减少非线性的影响。所以在设计时要综合考虑精度、价格、软件实现难度等因素。
ADC关键性能指标及误区ADC关键性能指标及误区
由于ADC产品相对于网络产品和服务器需求小很多，用户和集成商在选择产品时对关键指标的理解难免有一些误区，加之部分主流厂商刻意引导，招标规范往往有不少非关键指标作被作为必须符合项。接下来就这些误区和真正的关键指标做一些探讨。
误区1： CPU数量和主频。 目前大部分厂商采用了类似的通用CPU架构，但还是可能采用不同厂家的CPU。即使是同一个厂家，也可能是不同系列。最关键的是CPU数量和主频并不代表性能，除非是同一个厂家的同一个软件。同样，完全相同的硬件配置，不同厂商的架构和系统发挥出来的性能可能相差数倍，正如完全相同的几个人在不同的管理环境下发挥出来的贡献差别会很大。并行计算处理不好，由于CPU间信开销及锁的问题，CPU数量增加并不意味性能增加。如果1个CPU可以跑出其它产品8个cpu的性能，谁会选择8个CPU的产品?成本，功耗，体积都会大很多。因此，CPU硬件配置并不代表性能。
误区2： 内存。 同样与系统架构相关。同样与架构有关，对于CPU独享内存的架构，每个核即使只配置2G内存，一个8核的产品就需要16G内存，但每个核可访问的内存资源只有2G。这样的架构一份数据需要复制多次并保存多份，使用效率很低，最终也会影响到性能。而共享内存架构的产品，每个核可以访问所有内存资源，数据也只需要保存一份。如果是32位操作系统，共享内存架构4G内存的实际效率就超过独享内存架构的任意配置产品(目前A10之外的产品均为32位操作系统，独享内存架构)。64位操作系统突破4G的限制，实际效率就会更高。因此，内存不代表性能。如果一定要比较，需要比较每个核可访问的内存资源。
误区3：端口数量。ADC产品不同于2/3层交换机，端口数量代表可连接更多设备。ADC产品部署环境一定会有2/3层交换机，服务器不需要直接连接到ADC产品。只要端口数量大于实际需要的吞吐量并有足够端口与交换机连接即可。
误区4：交换能力。 这个指标也是沿用了交换机的指标。交换机性能与交换矩阵芯片交换能力密切相关，与CPU关系不是很大。而ADC产品则不同，交换矩阵并不是必须部件，大多产品采用通用CPU架构使用PCIe总线扩展接口，这部分已经不是ADC产品的瓶颈所在。ADC性能基本取决于系统整体架构下CPU发挥出来的效率。而且大部分产品本身已经是服务器的硬件架构，应该没有人对服务器要求交换能力的指标。
可以看出，误区所在均为沿用了服务器或交换机的一些指标，这些硬件配置并不代表ADC产品的真正性能，但一些厂商还是刻意利用这些指标(尤其是CPU和内存)来误导客户屏蔽竞争对手。ADC真正关键的性能指标如下。
1. 4/7层吞吐量。由于需要CPU进行复杂的4-7层处理，4/7层吞吐量交2/3层吞吐量要低很多，但这是ADC真正能处理的数据吞吐量。这也是2/3层吞吐量对于ADC产品并不关键的原因。这个指标的测试方式通常是发送尽可能多HTTP GET请求，服务器应答较大HTTP对象(如512Kbytes或1MBytes，会分为若干数据包传输)，计算无失败情况下线路上传输的数据量。差异在于不同仪表厂商或不同测试可能会不计算2/3层包头或GET请求部分，由于这部分所占比例极小，影响不是很大。严格来说，横向比较时应该确定所取HTTP对象大小及是否计算2/3层包头部分。
2. 4层每秒新建连接速率(L4 CPS)。 衡量ADC产品每秒钟可以处理多少个TCP新建连接。通常测试方法为发送尽可能多的HTTP GET请求，服务器应答较小HTTP对象(如1Bytes，128Bytes，1KBytes)， ADC产品在中间只根据4层信息进行复杂均衡。每个连接需要完整的3次握手建立过程，GET请求，和TCP关闭连接过程。这个指标对于ADC产品应付突发大量连接非常重要。好比一个地铁入口的通过率一样，如果入口太小，客流突然增加时，如果客人无法进入，业务自然会受到影响。比较该指标时需要注意所取HTTP对象大小。
3. 7层每秒新建连接速率(L7 CPS)。与4层新建连接速率类似，只是ADC产品在中间需要根据应用层信息进行服务器选择(通常测试使用url交换)，而且每个TCP连接上只能传输1个HTTP请求。使用7层处理对CPU效率要求更高。如同进入地铁时需要核查客人更多信息和安检一样，其通过率比正常通过率会有不同程度降低。A10产品通常可以做到4层新建连接速率的70-80%，而其它很多厂商只能做到30-40%。比较该指标时同样要注意HTTP对象大小和每个TCP连接传输的请求数。
4. 7层每秒交易速率(L7 RPS)。有些厂商使用L7 RPS作为L7 CPS来混淆误导客户，RPS测试会定义每个TCP连接可以传输多少个HTTP请求，通常会有10个请求/TCP连接，无限制请求连接/TCP连接几种测试数据。使用1个请求的L7 RPS值就是L7 CPS。差别在于每个连接传送多个请求时的L7 RPS测试中，ADC可以省去大量TCP连接建立和关闭过程。比较该指标时同样要注意HTTP对象大小和每个TCP连接传输的请求数。
5. 并发会话数量。 如果新建连接速率代表了一个地铁入口通过率，并发会话则代表了该地铁线路上在车上的所有人数。如果内部承运能力不够高，就会造成乘客挤压过载最后瘫痪。并发会话测试并不是简单的在内存中保存这些条目，实际测试中，必须在每个连接上定时传送数据验证设备可以准确查找已有会话并转发数据。测试中还可能会细分4层并发会话数量和7层并发会话数量，区别在于ADC基于不同信息建立会话和每个连接占用的会话条目不同。由于并发会话与内存关系很大，32位系统的ADC由于4G内存限制都不可能做得很大，而64位系统的ADC就不会受到这个限制。
6. 防DDoS攻击能力(syn/sec)。ADC产品的并发会话能力和新建连接速率远远大于防火墙类产品，因此在ADC外部署防火墙会成为瓶颈。这就要求ADC本身有足够强大的防攻击能力。目前大部分ADC产品均采用了Syn-cookie方式来防御DDoS攻击，实际性能取决于各自的系统架构和处理算法。
值得一提的是，F5的7层新建速率与4层新建速率相比下降非常大，因此会有使用与其他厂商不同的一些数据来作为L7 CPS应答的情况。F5 提供3个L7 CPS/RPS指标.
L7 Connection per Sec(1-1), 客户侧连接1 request/connection，服务器侧连接1 request/connection。 通用L7 CPS定义。
L7 Requests per Sec (1-inf),客户侧连接1 request/connection，服务器侧连接unlimited request/connection。 用户通常看到的L7 CPS数据。
L7 Requests per Sec (inf-inf),客户侧连接unlimited request/connection，服务器侧连接unlimited request/connection。
F5公开的测试报告明确描述其所有7层测试均启用连接复用功能，因此测试报告中看到的都是“L7 Requests per Sec (1-inf)”。比较L7 CPS时时应该注意使用其CPS(1-1)指标。
其他SSL指标、DNS QPS指标、HTTP压缩指标对于使用该类应用的用户很重要，但不属于通用关键指标，就暂不逐一解释了。