powerlogic作封装的时候nc引脚该怎么处理？

刚刚开始用pads，在作封装的时候，我只作了有功能定义的引脚，no connect引脚都没有作处理，结果在调用的时候提示封装未完成

请问对于这些nc引脚如何处理比较好?并且在生成网表倒入pcb的时候，不会把不同芯片上的nc引脚看作成一个net。

谢谢！

是不是要把这些nc引脚做到cae里，在建part type时把这个cae作为一个gate，这样这些引脚就不会被认为是unused pin

然后在画原理图的时候这个gate不被调出来连线就可以了?