xilinx 错误

ERROR: [VRFC 10-2063] Module not found while processing module instance [F:/Vivado_program/gate1_vhdl/gate1_vhdl.srcs/sim_1/new/test1.v:26]
ERROR: [XSIM 43-3322] Static elaboration of top level Verilog design unit(s) in library work failed.
错误显示这个，不太懂这是什么意思。
就是我在设计行为级仿真时，代码完全是书上的，代码没有错误，但是不能仿真，出现这样的错误，希望大神们能够解答一下

没有发现top模块

什么什么?top模块是啥啊

top就长这样

不好意思，是这个是这个

你这不是top模块，是top1模块，所以tb文件找不到top模块

哦哦哦哦，好的，是我眼拙，谢谢大神了

你这不是top模块，top模块就是顶层模块的意思，估计建立项目时起的名字和模块名字没有对应，所以发生了这个错误

嗯嗯嗯，对对对