赛灵思的DDR3在init_calib_comlete拉高之前的波形，不知道对不对，和altra的不一样
时间：10-02
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ddr3端在init_calib_comlete拉高之前的波形，不知道对不对，求助高手，我是有AXI4总线连接的
done信号起来才说明DDR初始化完成，之前是不用管的，你只要在done信号起来以后，看看你自己的读写有没有问题就可以了。
你在init_calib_comlete拉高之前有对控制口进行读写配置吗?是不是只给时钟和复位，控制器就能自动完成初始化、校准和wr leveling?
请问您仿的是自己建立的工程吗?调用核之后仿真需要哪些文件呢?或者是仿真时候除了时钟，像 mcb3_dram_dqs,mcb3_dram_dqs_n这些信号怎么给呢?谢谢