spi总线_发送部分
时间：10-02
整理：3721RD
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module spi_tx(input clk_50M,
input reset,
output cs,
output spi_clk1,
output reg mosi);
//spi_clk上升沿读数据，下降沿准备数据
reg[4:0] cnt_clk;
always@(posedge clk_50M or negedge reset)
begin
if(！reset)
cnt_clk =0 && cnt_clk =0 && cnt_clk =1&& cnt_bit =1&& cnt_bit =1 && cnt_bit<=9)?1'b0:1'b1; //产生片选信号
endmodule
从图中我们可以看出 在cs拉低后的第一个clk下降沿mosi发生改变，符合时序。
input reset,
output cs,
output spi_clk1,
output reg mosi);
//spi_clk上升沿读数据，下降沿准备数据
reg[4:0] cnt_clk;
always@(posedge clk_50M or negedge reset)
begin
if(！reset)
cnt_clk =0 && cnt_clk =0 && cnt_clk =1&& cnt_bit =1&& cnt_bit =1 && cnt_bit<=9)?1'b0:1'b1; //产生片选信号
endmodule
从图中我们可以看出 在cs拉低后的第一个clk下降沿mosi发生改变，符合时序。
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想法不错
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