关于verilog串口中的位拼接语句问题

那个rx_data<={rx_r2,rx_data[7:1]}，这句话怎么理解。为什么不能是rx_data<={rx_data[7:0]}这个程序是很常见的RS232串口接收的程序，本人新手，请大家耐心讲解，谢谢。

rx_data<={rx_r2,rx_data[7:1]}意思是将接收的1bit数据rx_r2放在rx_data的最高为，rx_data本身右移一位，如此循环就完成了一个串转并的过程了！

rx_data<={rx_data[7:0]}这个是本身给本身赋值，就没有意义了！两句话是不一样的！