vhdl的语法问题

就给看这么一句话，哪都是错啊。你应该把整个代码贴出来。如果是输入或输出的初始化定义，不是这么写，如果是信号的赋值语句，更不是这么写。

:=用于对常量（CONSTANT）和变量（VARIABLE）的赋值，<=用于对信号（SIGNAL）的赋值。