菜鸟想请教关于布局布线和chipshope的问题。
时间：10-02
整理：3721RD
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小白刚入门FPGA2个月。
现在我的工程经过modelsim仿真后，数据初步验证是没问题的，然后添加了简单的全局约束，时序报告显示slack都是正数，没有报错。接着系统自动布线，但是，现在问题出现了。1. 为什么我在点击 ‘Generate Post-Map Simulation Model' 之后，警告出现: NCD is not completely routed, some delays may be inaccurate. 布线不是自动完成了吗?
2. 现在还没分配管脚，我的程序是2比特数据输入，16比特数据输出的，手头有一个virtex-7板子，那么输入输出需要用什么管脚接口。是普通的IO口么?还是用Uart，PCIe这些? 分配管脚里面的I/O std是什么东西，直接用默认的可以不?有什么资料可以查?感觉布局布线和分配管脚的资料蛮少的undefined
3. 以后可能要用chipshope 看数据，额，不用写testbench的话，那怎么设置输入（输入的每个数据长度为4bit）undefined，是不是一定要完全布局布线和完成管脚分配之后才能用chipshope 看数据?
我之前一直都是负责把算法转换为verilog，modelsim的数据正确就没做下去。所以后面的步骤真的是一脸懵逼。
现在我的工程经过modelsim仿真后，数据初步验证是没问题的，然后添加了简单的全局约束，时序报告显示slack都是正数，没有报错。接着系统自动布线，但是，现在问题出现了。1. 为什么我在点击 ‘Generate Post-Map Simulation Model' 之后，警告出现: NCD is not completely routed, some delays may be inaccurate. 布线不是自动完成了吗?
2. 现在还没分配管脚，我的程序是2比特数据输入，16比特数据输出的，手头有一个virtex-7板子，那么输入输出需要用什么管脚接口。是普通的IO口么?还是用Uart，PCIe这些? 分配管脚里面的I/O std是什么东西，直接用默认的可以不?有什么资料可以查?感觉布局布线和分配管脚的资料蛮少的undefined
3. 以后可能要用chipshope 看数据，额，不用写testbench的话，那怎么设置输入（输入的每个数据长度为4bit）undefined，是不是一定要完全布局布线和完成管脚分配之后才能用chipshope 看数据?
我之前一直都是负责把算法转换为verilog，modelsim的数据正确就没做下去。所以后面的步骤真的是一脸懵逼。
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