代码和原理图设计的顶层文件有什么不同么

最近分别用原理图形式和代码形式设计了一个串口发送的顶层文件，结果原理图设计的顶层文件用modelsim仿真时出错，但是运行没问题；用代码设计的顶层文件利用modelsim仿真正常，但是运行时上位机会接收到错误数据，暂定一下再接收就对了，再暂定后接收数据又不对了。表示相当郁闷。

用的VHDL语言

不要再用原理图设计了。

仿真的话是有影响，得把原理图转成代码格式才行。不过你第2种情况肯定是代码或仿真有问题，用代码设计+仿真是正常的开发流程，如果实际上板有问题，需要重新检查你的代码和仿真。不要被第1种情况干扰，那可能是侥幸情况。

我们一开始学习老师教的就是原理图设计，然后就习惯了

看来以后得习惯代码风格了

验证了一句话，专业课学的再牛逼，工作基本用不上，呵呵。