quartus编译错误10482

程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY P2 IS
BEGIN
PROCESS (countdiv,en)
BEGIN
   IF rst='1' THEN
      en<='0';
else
        IF countdiv="1111"  THEN
           clr<='1';
        ELSE
           clr<='0';
        END IF;
        IF countdiv<="0111" THEN
           en<='1';
        ELSE
           en<='0';
        END IF;
        END IF;
ceen<=en;
END PROCESS;
END P2;

不胜感激

这是未定义的错误?！你应该没定义这几个变量的输入、出或类型

我知道 就是不知道怎么定义

在ENTITY P2 IS下面加几句：
port(
rst,countdiv:in std_logic;
en:out std_logic
);
大概是这样。学Verilog去了

一看就不看书，直接抄程序的吧。毕设?还是课设

毕设，能帮到我吗

谢谢了  thankyou

Error (10500): VHDL syntax error at PROCESS.vhd(10) near text ")";  expecting an identifier, or "constant", or "file", or "signal", or "variable"  这个搞不懂

语法错误，仔细检查是不是漏了什么东西分号啥的