新手求助，在quartus上仿真无法将end time设置大于1ms

时间：10-02 整理：3721RD 点击：

我现在想做一个数字跑表，clk_f为50MHZ时钟输入，在模块内部做分频后产生1khz的clk信号，做仿真时想要将end time设置大一点（因为输出包含msec,sec,min,h）,但最大只能到100us，无法进一步延长，请问这是为什么，是不是我的设置出了什么问题?