计数器，计数到一个值就不计数了！这么回事
时间：10-02
整理：3721RD
点击：
module Verilog1(clk,rst,en,dout);
input clk,en,rst;
output [31:0] dout;
reg [31:0] Q1;
assign dout=Q1;
always @(posedge clk or negedge rst)
begin
if(！rst)
Q1 32'hffffffff情况
input clk,en,rst;
output [31:0] dout;
reg [31:0] Q1;
assign dout=Q1;
always @(posedge clk or negedge rst)
begin
if(！rst)
Q1 32'hffffffff情况