Verilog 问题求助

我用一个CPLD（A）板子给另一个CPLD（B）板子发数据，一个CLK（时钟），一个DATA（28位串码），一个LOAD（发完数据一个低电平锁存），B板收到数据后再出CLK，DATA,LOAD，现在出的CLK，和LOAD没问题，但是B板发的DATA不对，我接收到A板的DATA是对的。用一个reg [27:0] aaa接收后在另一个always里赋值给一些数据，但是就是不对，想请问一下各位高手，能在一个module里直接把接收到数据进行赋值再处理么，暂时没法发程序，还望各位不吝赐教，谢谢啦

你是用杜邦线把两个板子连起来的吗   这样频率高的话会有干扰导致数据不对

接收的码是对的，就是直接在module里赋值不行，然后就例化关联端口，在另外一个文件里写接收再赋值过来就行了