VHDL仿真出来led有一段输出x！问题虽小，已搞一天了

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
use  ieee.std_logic_unsigned.all;
ENTITY zuoye62 IS
        PORT(clk:IN STD_LOGIC;--1kHz
                jia:IN STD_LOGIC;
                jian:IN STD_LOGIC;
                led:BUFFER STD_LOGIC
                );
END ENTITY zuoye62;
ARCHITECTURE zuoye6 OF zuoye62 IS
SIGNAL clk1:STD_LOGIC;--分频1HZ
SIGNAL clk2:STD_LOGIC;--分频2Hz
SIGNAL flag:STD_LOGIC_VECTOR(0 TO 3):="0000";--选择时钟标志
BEGIN
PROCESS(clk)--分频1Hz和2Hz
VARIABLE i,j:INTEGER RANGE 0 TO 1000;
BEGIN
        IF(CLK'EVENT AND CLK='1')THEN
                i:=i+1;
                j:=j+1;
                IF(i=500)THEN
                        clk1 led led led<='0';
        END CASE;
END PROCESS;
END ARCHITECTURE zuoye6;

输出led有一端显示x