这个脉冲怎么设计啊？刚刚学习，不怎么会。。。
时间：10-02
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怎么利用10M的时钟，用verilog设计这样的周期波形，刚刚学习FPGA，不怎么会写，搞了好久都没搞出来。求大神指导
先输出0，等20us后，再输出1或T，再等10us，再在外面价格循环即可
谢谢啦，我试试看
已经做出来了，谢谢
不客气，共同提高
中间20微秒空的表示没有输出吗
低电平
那为什么和前面的低电平‘0’断开?
那不是断开，是画图的时候为了打20us这个数字把他磨掉了
哦哦，知道了，谢谢