reg和reg有没有区别
时间：10-02
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Verilog HDL语言中设reg[39:30]和设reg[9:0]有没有区别的?我觉得应该没区别吧。
肯定不一样啊！这表示的是位宽，39位和9位肯定不一样啊！
就是说reg[39:0]位宽是39，但是我只用了前十位?
是的 位宽都是10位