VHDL 语言中如何不增加端口 而直接把底层文件的端口引上来

求问怎么不增加端口 而直接把底层模块的端口 引到顶层上。
举例：顶层的model A 以及被调用的module B （ port:a,port:b）
为了能够在仿真时候观察B的a b信号
在顶层这么用可以吗：temp <=work.A.B.a; 这样仿真通过不了。
我记得verilog好像是可以的。