微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > vivado在impl中报错BUFG不足

vivado在impl中报错BUFG不足

时间:10-02 整理:3721RD 点击:
在syn中设定了bufg为32个,syn后的报告中也是32个bufg。但是执行impl后,vivado报错说是生成了35个bufg,超出芯片容量。重新syn之后还是这样。不知道是什么原因,怎么syn和impl的结果会不同。


Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top