ISE VHDL 如何判断信号被更新

我有一个累加器，当信号a，b被更新之后a加b，然后累加。 我想用active判断信号是否更新。 if (a'active and b'active) then 机器提示错误 不支持。 请问在不增加信号的前提下，能不能判断信号被更新?

增加一个信号寄存器,则通过一个cLk判断信号
变化,可以解决你的问题！