在FPGA中，我用100Mhz时钟读写FIFO时出现时序违规
时间：10-02
整理：3721RD
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是建立时间不满足，该怎么办，人知道吗，谢谢大家！
做时序约束，根据你的软件有不同的操作步骤
不知你是否使用了usedw这组信号，如果有这组信号，100Mhz违规是情理之中。
可否解释下
没有用这组信号啊，时序违规，直接到时采集结果不稳定，会出现大毛刺，大哥，知道怎么解决吗，万分感谢！