EE对话第二期：FPGA代替一切芯片的可能性有多高？

EE对话第二期：FPGA代替一切芯片的可能性有多高?

当今，半导体市场格局已成三足鼎立之势，FPGA，ASIC和ASSP三分天下。市场统计数据表明，FPGA已经逐步侵蚀ASIC和ASSP的传统市场，并处于快速增长阶段。因此，研发具有自主知识产权的FPGA技术与产品对打破美国企业和政府结合构成的垄断，及国家利益意义深远。

                                                                                                           撰文、组稿：cindy(sunbo@elecfans.com)

                                                                                                           主持：Elecfans管家(sunbo@elecfans.com)

                                                                                                           (原创内容，转载请注明来自Elecfans)

热门议题：

• FPGA在传统嵌入式系统应用中面临的困难，以及高校如何培养掌握FPAG技术的嵌入式人才
• 一直以来，国内的IC厂家受到各种牵制，独立性都相对薄弱，现在是否到了国产FPGA可行的时机呢?
• FPGA是否可以代替一切芯片?可否搞一个适用于FPGA的真正并行的操作系统代替现有平台?
• FPGA最大的设计挑战是什么?
  

栏目特色：

• 您可对任意老师提出你的各种行业疑问?
• 在学习FPGA的过程中，遇到的技术难点在这里都可以得到解答
• 对待FPGA行业、走势等等，在这里可以让您畅所欲言！
• 在线直接解答您的技术问题！
  

活动方式：

• 每期将邀多名行业资深工程师与大家线上共同直播探讨行业最新热门话题
• 每期话题将以直播帖的形式展现出来，用户可在规定时间内直接在线与嘉宾进行互动；
• 每周直播帖时间：星期五 16:00——17:00
  

欢迎各位用户朋友们踊跃提问或探讨，让更多的朋友来了解MCU的趋势，王工、吴工将会在本周五16:00—17:00准时在线与大家互动！

往期回顾

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EE对话第一期：替代8位MCU 谁会是最强杀手锏?

支持，期待星期四~~~

第一张照片好有Feel

哈哈 这两位嘉宾我都知道哦  很期待和他们的交流！

希望可以和王工吴工学到更多的东西！

对FPGA还真了解不多

问下在哪看啊。

FPGA太特么贵了，

就在这个帖子哦 星期四下午16:00-17:00  准时开始直播哦！

支持一下。这样的节目比较有特色。

对，这个也是一直没有大规模宽范围应用的原因之一

给大家分享一个小数分频的程序，有兴趣的话可以试下。

//选择异或门模块 half_select：
module half_select(sel,a,b,c);
output c;
input sel,a,b;
xor u1(w,a,b);
assign c= sel? w:a;
//（当sel=‘1’时，clk_in与2分频输出异或，实现半整数
//分频；当sel=‘0’时，只选通clk_in，实现整数分频。）
endmodule
//模N计数器counter_n：
//实现参数化设计N可取2～256，也可增加count位数使N
//可取更大的值。以N=7为例通过设置sel分别实现奇数7分频
//和半整数6.5 分频。
module counter_n(reset,en,clk_in,clk_out,count);
parameter N=7;
input reset,en,clk_in;
output clk_out;
output[7:0] count;
reg clk_out;
reg[7:0] count;
always @(posedge clk_in)
begin
     if (reset)
     begin
     count[7:0]=0;
     end
     else if (en)
          begin
          if (count==(N-1))
          count=0;
          else
          count=count + 1;
          end
end
always
begin
       if (N<=2)
       clk_out=count[0];
       else if (N<=4)
       clk_out=count[1];
       else if (N<=8)
       clk_out=count[2];
       else if (N<=16)
       clk_out=count[3];
       else if (N<=32)
       clk_out=count[4];
       else if (N<=64)
       clk_out=count[5];
       else if (N<=128)
       clk_out=count[6];
       else if (N<=256)
      clk_out=count[7];
end
endmodule
//2分频模块fenpin_2：
module fenpin_2(clk_in,clk_out);
input clk_in;
output clk_out;
reg clk_out;
always @(posedge clk_in)
begin
     clk_out=~clk_out;
end
endmodule

//最后通过元件例化的方法，调用各元件，实现通
//用分频器最高层设计：
module fenpin(reset,en,sel,clk_in,clk_out,count);
input reset,en,sel,clk_in;
output clk_out;
output[3:0] count;
half_select u1(sel,clk_in,b,c); //（调用half_select， 元件例化）
counter_n u2(reset,en,c,clk_out,count);//(调用counter_n，元件例化）
fenpin_2 u3(clk_out,b); //（调用fenpin_2， 元件例化）
endmodule

从来也没学过，觉得FPGA很有发展潜力！

支持        支持

可以学习下，比较好学习，有免费的开发套件可以下载，altera官网上面有评估套件。
现在cyclone V集成了arm9双核，功能很强大的

http://www.altera.com.cn/technology/system-tech/next-gen/design-software-innovation.html?elq=a818df11bd2442aeae77236ae64690ec&elqCampaignId=811
Stratix 10 FPGA和SoC简介
Stratix 10 FPGA和SoC不但在内核性能上提高了两倍，而且在带宽和系统集成方面更具优势，包括：
功耗降低了70%
一个管芯上有四百多万个逻辑单元(LE)，单片密度是最高的。
集成64位四核ARM CortexTM-A53处理器系统
单精度浮点DSP性能高达10 TFLOP以上
144个高速串行收发器，串行带宽提高了四倍以上。

推荐几个关于FPGA学习的论坛：http://www.fpga4fun.com/index.html
http://www.fpgaworld.com/
http://opencores.org/projects
http://www.alteraforum.com.cn/  
http://bbs.elecfans.com/zhuti_fpga_1.html

有重播吗?时间不凑巧，

替代不太现实  大一统才是趋势

先说能代替一切芯片还为时过早

战略MARK一下，很期待前辈们分享自己宝贵的经验给我们

谈一谈对FPGA的复位问题呗，一共分几种复位方式呢?

FPGA有前途吗?大家讨论一下，可以与ARM，DSP对比一下

看看大牛人怎么说，

真得好好了解一下

FPGA与DSP相比的优势劣势是什么呢?

iMPACT可不可以单独装?

这个还需要积分下载！   鄙视小编！

很好很强大

小编威武

哎呀 做研发的还是有帅哥的吗

坐等16点

快开始吧 好提问

王工那 有些论坛打不开了  还是全英文的

fpga 与 DSP 的区别是什么呢?请两位大神帮小弟解决一下！

直播是在这个帖子吗?开不到入口啊，特别想了解一下

您好，由于几位嘉宾工作繁忙，有突发事件所以把时间改为本周五（明天）16:00-17:00  进行直播，届时本帖将会自动改为直播形式，活动直接在本帖参与就好，非常感谢您的支持，带来的不便也请您谅解，希望嘉宾明天能与您有一个精彩的互动！

好的，非常感谢

希望能够讲一下FPGA在现实制造业中的应用以及如何入门等。

代替一切芯片，可能吗?

是比较早的一个话题，FPGA的成本现在还是不能降下来，应用面还是比较窄的

我现在大三在自学fpga ，感觉比较难，请问前辈们，学这玩意有前途吗?请问两位嘉宾

大家好，很高兴跟大家交流！

大家好，很高兴跟大家交流！

FPGA电路往往需要多路电源输入。为优化开机时的电流拖曳，防止开机接通时的毛刺干扰和降低开机接通的功耗，这些电源输入必须具有精确的上电序列以及正确的电压变化率
以前用过Spartan-3， FPGA需要四路供电，包括VCCint，VCCaux，VCCio和Vintf。为正确配置 FPGA，要在FPGA上电前 1ms开启，这一上电间隔保证了配置器件已完成上电，并准备好向FPGA发送来自存储器的配置。其他三路供电时序没有严格要求。当时听老工程师们的经验就是可以通过在FPGA允许范围内通过精调上电序列和变化各路供电的上电斜率来优化开机功耗，并验证消耗电流的变化。为能够快速精确调整供电设置，并实时测量消耗电流值，使用带有多路供电测量功能的高性能电源是最理想的选择，是解决FPGA供电问题的王道。选用合适的直流功耗分析仪可以帮助工程师解决FPGA电路设计验证过程中所遇到的供电相关问题哦~~~~

我就说到这吧，坐等嘉宾答案

开始了吗?看不了啊?

坐等 大神

已经开始了呀 ！亲您可以直接在这个帖子提问啊！

请问在Verilog代码的顶层文件中怎样去加IOB，BUFG等，语法格式是怎样的?总共有多少类型?在哪里可以找到相关资料?另外，如果是ASIC而不是FPGA，那些IOB，BUFG还需要么?是不是要换成ASIC工艺库中的与此类似的东西?

FPGA综合工具有哪些啊?有没有好介绍的

大家都用FPGA来做哪些音视频方面的处理呢?视频处理上我了解的有：音视频采集、YCbCr2RGB、RGB2YCbCr、视频缩放、视频剪辑，接口上我了解的有DVI、HDMI、DP，但是编解码方面我是一片空白，觉得视频编解码FPGA实现起来比较复杂，还请各位业内人士指点一二啊

请问如果一个较快时钟域的握手信号要给到一个较慢的时钟域，用较慢的时钟域的时钟对该信号进行两级寄存有用吗?如果没用的话应该怎么对这个信号进行处理呢

fpga配置时的管脚状态，关于这个问题，好像网络上面有很多人问，大多数的回答是：配置的时候所有的管脚默认是Z态。这个说法到底对不对呢?

FPGA的复位可以分为上电复位，外部输入复位，

FPGA内设置的SCFIFO的full信号为何在signaltapii中一直显示为高?复位了也还是高！
程序中我共设了3个FIFO，并通过判断标志位让3个FIFO内的数据依次通过串口传出去，前两个FIFO的数据都可传出去，且内容无误，第三个死活没东西传出去。想搞清楚是从来就没写进去?还是，写进了没传出去?结果signaltapii显示着第三个FIFO的full一直是高电平?为什么呢

各位朋友大家好，有个问题想请教一下，我使用ARRIA II GX系列EP2AGX260EF35这款芯片来开发PCIE接口，目前是这样做的，首先，新建工程，打开MEGAWIZARD，按照USER GUIDE 生成PCIE核；然后打开top_example_chaining_top这个工程，并把工程中需要的文件添加进去，然后编译，通过JTAG下载，但是计算机没有识别硬件，想请问是什么原因导致板卡无法被识别

关于FPGA的延时问题：我想把一个5M的信号延时两个周期，但是这两个周期频率是1.5M。该怎么办?求大神解答

最近，项目进行SOC在FPGA上的测试时，发现一奇怪现象，目前还没解决，哪位高手遇到过，或者有什么建议可否提供下，具体情形如下：我们采用自己的ddr controller搭配FPGA中的DDR3 PHY进行测试（PHY配置为16bit数据位宽，采用half rate模式），仿真时没有问题，但是上板子后出现了大问题：
     如在写byte数据时，仿真时，两位宽的dm信号，只有一位有效，而在实际板子上采用示波器测试时，竟然发现两位dm都有效（写了16bit数据?）；在写word（32bit）数据时，两位dm有效，且保持两个dqs沿(上升沿加下降沿)，而在板子上采用示波器抓出的波形，竟然是两位dm有效，且保持了四个dqs沿（两个上升沿加两个下降沿）。
     从上述测试中，我们也怀疑是DDR3 PHY配置成了8bit操作?但是我们检查了配置应该是16bit的，而且最奇怪的是，仿真竟然和上板测试完全不一样，个人猜测已经不仅仅是时序的问题了。

现在FPGA中的ROM和RAM都可以在IP核例化时初始化数据，感觉以前用ROM做的时候都可以用RAM来做了啊，只是改一下mif文件就行了，那ROM和RAM在FPGA中的优势都有哪些呢?