能指导一下关于synplify来综合带designware例化模块的系统？

最近正在学习verilog，我的verilog代码中使用了designware的乘法器与除法器，在modelsim调试时使用的是sim模型，现在准备使用synplify综合了放fpga跑，所以用syn模型替换了sim的.v文件。
不知道这个事情具体应该怎么做?如果只是用文件替换的话会报错：
reference to undefined module DW02_mult

我的.v文件叫做DW02_mult5x5（因为是5bit的乘法），在文件里有：

1. // Instance of DW02_mult DW02_mult #(A_width, B_width) U1 ( .A(A), .B(B), .TC(TC), .PRODUCT(PRODUCT) )

复制代码

这样的例化语句，实在是搞不懂，请大神指导！

在synplify的工程里，把dw_verilog.v加入到工程里，记得只要安装了synplify_premier就有这个了。还有一种做法，synoplify_premier貌似有DESIGN_WARE的选项，你找找看。