两种verilog语言写法的实现问题！求解答~

在看verilog代码时，看到这样两种表示方法：一种是：
“ wire  a;
  assign  a=b;
”
一种是：
“wire  a=b;”
请教各位大神这两种写法实现出的电路一样不，有什么区别没?研究了好久也没看明白

这个只是声明的方式不同，没有什么影响吧