微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 关于Quartus中的加法器

关于Quartus中的加法器

时间:10-02 整理:3721RD 点击:
请问Quartus中自带的加法器,和平时我们在module中写的“+”有什么区别呢?还有就是加法涉及到数据已出的问题,我想如果,我把输出的位宽设置的很大,足以满足两个数相加之后的位宽,这时候是不是不需要考虑溢出的问题了呢?

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top