一句verilog语言转成VHDL语言的问题

    小弟遇到一个问题需要把一句verilog语言用VHDL语言表达出来，语言如下：  
adc_data_out[15:14] <= {adc_data_in_p[7],adc_data_in_n[7]};
还请哪位了解两门语言的大神帮帮忙。

可以这样：adc_data_out(15) <= adc_data_in_p(7);adc_data_out(14) <= adc_data_in_n(7);

是哦，傻了.谢谢啦