fpga在block设计时，需要合并引脚时怎么做

fpga在block设计时，由于直接调用通用模块，输入是8位的，但实际从前一个模块输出只有4位，语法上应该是din <= {4'd0,dout};在block上应该怎么写?发现{4'd0,dout}这样会出错。

在前一模块定义一个寄存器，寄存器的高四位直接赋初始值4‘d0,在一个always时序块中将此模块输出赋给这个寄存器的后四位，然后把这个寄存器与通用模块连接。你可以试一下。

谢谢，这个方法是可以，只是我之前试过直接连也可以的，现在忘记怎么处理...

这样是可以的，我在想找到直接连的方法，其实直接连也可以，多出的4位用空的寄存器n[3..0]接上就行了din<={n,dout},但是为什么不能用4'd0?！