第一个MAX plus仿真，不知问题出在哪里，求赐教！
时间：10-02
整理：3721RD
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LIBRARY LEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY and2 IS
PORT(a,b :IN STD_LOGIC;
y:OUT STD_LOGIC);
END and2;
ARCHITECTURE one OF and2 IS
BEGIN
y<=a and b;
END one;
这是我在MAX plus 上测试的第一个程序，2输入与门仿真的VHDL程序，图片是仿真的图形，可是不正确啊，问题会出在哪里呢，会不是是盗版软件的问题，还是我设置有问题呢。程序我完全按照书上来的。
求指导，谢谢。
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY and2 IS
PORT(a,b :IN STD_LOGIC;
y:OUT STD_LOGIC);
END and2;
ARCHITECTURE one OF and2 IS
BEGIN
y<=a and b;
END one;
这是我在MAX plus 上测试的第一个程序，2输入与门仿真的VHDL程序，图片是仿真的图形，可是不正确啊，问题会出在哪里呢，会不是是盗版软件的问题，还是我设置有问题呢。程序我完全按照书上来的。
求指导，谢谢。
波形图
仿真结果是正确的，是带有延时信息的仿真结果。请注意功能仿真、时序仿真，两种仿真的差别?
是功能仿真没有延时信息，还是时序仿真没有呢，如何选择哪种仿真呢
现在还用max plus?
max plux 建议换成modelsim吧，这个软件太早了
小编，同样的代码，我编译无法通过，怎么回事?