第一个VHDL代码无法编译通过，求大侠帮助编译
时间：10-02
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--使用max plus II，选择了EPM7128SLC84-6，我的MAXPLUS里没有EPM7128SLC84-10可以选择。
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY nand2 IS
PORT
(
a : IN STD_LOGIC;
b : IN STD_LOGIC;
y : OUT STD_LOGIC
);
END nand2;
ARCHITECTURE nand2_1 OF nand2 IS
BEGIN
y <=a nand b;
END nand2_1;
错误信息提示，说是第四行错误，TDF语法错误。我跟书上一致的代码。
LIBRARY ieee;
USE ieee.std_logic_1164.all;
ENTITY nand2 IS
PORT
(
a : IN STD_LOGIC;
b : IN STD_LOGIC;
y : OUT STD_LOGIC
);
END nand2;
ARCHITECTURE nand2_1 OF nand2 IS
BEGIN
y <=a nand b;
END nand2_1;
错误信息提示，说是第四行错误，TDF语法错误。我跟书上一致的代码。
不清楚VHDL的语法错误，QUARTUS都升级到14.0了， 还在用MAX PLUS和VHDL，早点换过来吧，大家都在使用QUARTUS和Verilog的！
用QUARTUS编译没有错误，可能是设置问题吧。
嗨，才女。
maxplus2覆盖时钟的时候无法修改时钟值。20ns改为10ns，怎么办?
嗨，才女。多谢提醒。书是maxplus2的。