求大神看下这段代码什么意思，实现的是什么功能
时间：10-02
整理：3721RD
点击：
module RAM_WR(addr,ramsel,ecs);
input[11:0] addr;
input ecs;
output ramsel;
wire tempa;
assign ramsel=((~ecs)&tempa);
assign tempa=(addr[11:6]==7'b100000)?1'b1:1'b0; //0x800~0x81f
endmodule
看不懂啊，还有就是这个是Verilog，如果想用VHDL实现同样的功能，该怎么编啊，求大神啊，如果能有比较基础的讲VHDL语言的资料，求一份
input[11:0] addr;
input ecs;
output ramsel;
wire tempa;
assign ramsel=((~ecs)&tempa);
assign tempa=(addr[11:6]==7'b100000)?1'b1:1'b0; //0x800~0x81f
endmodule
看不懂啊，还有就是这个是Verilog，如果想用VHDL实现同样的功能，该怎么编啊，求大神啊，如果能有比较基础的讲VHDL语言的资料，求一份