Verilog语言
时间：10-02
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需要Verilog语言，1.4.15位二进制加减法器代码
急用谢谢:)
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module adder(a,b,sum,cin,co);
input[3:0] a,b; //input a,b;//input[14:0] a,b;
input cin;
output[3:0] sum; //output sum;//output[14:0] sum;
output co;
assign {co,sum}=a+b+cin;
endmodule
//
module subber(a,b,sub,cin,co);
input[3:0] a,b; //input a,b;//input[14:0] a,b;
input cin;
output[3:0] sum; //output sum;//output[14:0] sum;
output co;
assign {co,sum}=a-b-cin;
endmodule
/***replace these wrods in//...//***/
真简洁学习了。