如何实现功能

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
Entity J50 is
port(  clk:in std_logic;
           a:out std_logic
      );
End;
Architecture one of J50 is
Begin
      Process(clk)
      begin
        （clk端产生脉冲，每50个高脉冲产生一个信号b,将b信号输给a）
       end Process;
End;