VHDL编程

1. end loop;
   
2. Q(0)<= Tmp;
   
3. end if;
   
4. end if;
   
5. end process;
   
6. seriesout <= Q (12);
   
7. end a;
   

1. end loop;
   
2. Q(0)<= Tmp;
   
3. end if;
   
4. seriesout <= Q (12);
   
5. end if;
   
6. end process;
   
7. end a;
   
8. 
   

在process内部赋值，信号的赋值不立即生效，等到process语句结束才有效。
如果写在process外边或者没有process…那就是组合逻辑就是立即生效…要是在process里边就是end process之后生效。

最好自己做个时序仿真验证下，最直观，也能加深理解