求助，急
时间：10-02
整理：3721RD
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Verilog语言代码
1,4,15 位二进制加减法器代码，
谢谢，急用:)
1,4,15 位二进制加减法器代码，
谢谢，急用:)
module adder(a,b,sum,cin,co);
input[3:0] a,b; //input a,b;//input[14:0] a,b;
input cin;
output[3:0] sum; //output sum;//output[14:0] sum;
output co;
assign {co,sum}=a+b+ci;
endmodule
//
module subber(a,b,sub,cin,co);
input[3:0] a,b; //input a,b;//input[14:0] a,b;
input cin;
output[3:0] sum; //output sum;//output[14:0] sum;
output co;
assign {co,sum}=a-b-ci;
endmodule